半导体装置、半导体存储装置、及半导体装置的制造方法与流程 专利技术说明

电子电路装置的制造及其应用技术半导体装置、半导体存储装置、及半导体装置的制造方法1.[相关申请案的引用][0002]本技术案基于2021年12月17日提出申请的在先日本专利申请案第2021-205071号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。技术领域[0003]本发明的实施方式涉及一种半导体装置、半导体存储装置、及半导体装置的制造方法。背景技术：[0004]在氧化物半导体层形成通道的氧化物半导体晶体管，具备断开动作时的通道泄漏电流极小的优异的特性。因此，例如，能够将氧化物半导体晶体管应用于动态随机存取存储器(dram)的存储单元的开关晶体管。技术实现要素：[0005]一实施方式提供一种晶体管特性优异的半导体装置。[0006]实施方式的半导体装置具备：第1电极；第2电极；氧化物半导体层，设置在所述第1电极与所述第2电极之间，在与从所述第1电极朝向所述第2电极的第1方向垂直的面中，包含由所述第1电极包围的第1区域；栅极电极，在所述第1方向上，设置在所述第1电极与所述第2电极之间，且与所述氧化物半导体层对向；栅极绝缘层，设置在所述氧化物半导体层与所述栅极电极之间；第1绝缘层，设置在所述栅极电极与所述第1电极之间；及第2绝缘层，设置在所述栅极电极与所述第2电极之间。在与所述第1方向平行的截面中，所述第1电极包含第1部分与第2部分，在与所述第1方向垂直的第2方向上在所述第1部分与所述第2部分之间设置着所述第1区域。在所述截面中，所述第1绝缘层包含第3部分与第4部分，在所述第2方向上在所述第3部分与所述第4部分之间设置着所述氧化物半导体层。所述第2方向上的所述第1部分与所述第2部分之间的第1最大距离，大于所述第2方向上的所述第3部分与所述第4部分之间的最小距离。[0007]根据所述构成，能够提供一种晶体管特性优异的半导体装置。附图说明[0008]图1是第1实施方式的半导体装置的示意剖视图。[0009]图2是第1实施方式的半导体装置的示意剖视图。[0010]图3是第1实施方式的半导体装置的示意剖视图。[0011]图4是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0012]图5是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0013]图6是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0014]图7是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0015]图8是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0016]图9是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0017]图10是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0018]图11是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0019]图12是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0020]图13是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。[0021]图14是表示第1实施方式的半导体存储装置的制造方法的第2例的示意剖视图。[0022]图15是表示第1实施方式的半导体存储装置的制造方法的第2例的示意剖视图。[0023]图16是表示第1实施方式的半导体存储装置的制造方法的第2例的示意剖视图。[0024]图17是表示第1实施方式的半导体存储装置的制造方法的第2例的示意剖视图。[0025]图18是表示第1实施方式的半导体存储装置的制造方法的第2例的示意剖视图。[0026]图19是比较例的半导体装置的示意剖视图。[0027]图20是第1实施方式的第1变化例的半导体装置的示意剖视图。[0028]图21是第1实施方式的第2变化例的半导体装置的示意剖视图。[0029]图22是第2实施方式的半导体装置的示意剖视图。[0030]图23是第2实施方式的变化例的半导体装置的示意剖视图。[0031]图24是第3实施方式的半导体装置的示意剖视图。[0032]图25是第4实施方式的半导体存储装置的等效电路图。[0033]图26是第4实施方式的半导体存储装置的示意剖视图。具体实施方式[0034]以下，参照附图对本发明的实施方式进行说明。[0035]此外，在以下的说明中，对相同或类似的部件等标注相同的符号，关于一度说明过的部件等，有时会适当省略其说明。[0036]另外，在本说明书中，为了方便起见而有时使用“上”或“下”之类的用语。“上”或“下”只不过是表示附图内的相对性位置关系的用语，并非为规定相对于重力的位置关系的用语。[0037]构成本说明书中的半导体装置及半导体存储装置的部件的化学组成的定性分析及定量分析，例如能够利用二次离子质谱法(secondary ion mass spectrometry：sims)、能量色散x射线光谱法(energy dispersive x-ray spectroscopy：edx)、卢瑟福背散射分析法(rutherford back-scattering spectroscopy：rbs)来进行。另外，构成半导体装置及半导体存储装置的部件的厚度、部件间的距离、结晶粒径等的测定，例如能够使用透射电子显微镜(transmission electron microscope：tem)。[0038](第1实施方式)[0039]第1实施方式的半导体装置具备：第1电极；第2电极；氧化物半导体层，设置在第1电极与第2电极之间，在与从第1电极朝向第2电极的第1方向垂直的面中，包含由第1电极包围的第1区域；栅极电极，与氧化物半导体层对向；栅极绝缘层，设置在氧化物半导体层与栅极电极之间；第1绝缘层，设置在栅极电极与第1电极之间；及第2绝缘层，设置在栅极电极与第2电极之间。而且，在与第1方向平行的截面中，第1电极包含第1部分与第2部分，在与第1方向垂直的第2方向上在第1部分与第2部分之间设置着第1区域。另外，在该截面中，第1绝缘层包含第3部分与第4部分，在第2方向上在第3部分与第4部分之间设置着氧化物半导体层。第2方向上的第1部分与第2部分之间的第1最大距离，大于第2方向上的第3部分与第4部分之间的最小距离。[0040]图1、图2、及图3是第1实施方式的半导体装置的示意剖视图。图2是图1的aa'剖视图。图3是图1的bb'剖视图。在图1中，将上下方向称为第1方向。在图1中，将左右方向称为第2方向。第2方向与第1方向垂直。[0041]第1实施方式的半导体装置为晶体管100。晶体管100为在氧化物半导体形成通道的氧化物半导体晶体管。晶体管100中，包围形成通道的氧化物半导体层而设置栅极电极。晶体管100为所谓的环绕栅极晶体管(sgt)。晶体管100为所谓的纵向型晶体管。[0042]晶体管100具备下部电极12、上部电极14、氧化物半导体层16、栅极电极18、栅极绝缘层20、下部绝缘层24、及上部绝缘层26。下部电极12包含第1部分12a及第2部分12b。氧化物半导体层16包含下部区域16a。下部绝缘层24包含第3部分24a及第4部分24b。上部绝缘层26包含第5部分26a及第6部分26b。[0043]硅衬底10为衬底的一例。下部电极12为第1电极的一例。上部电极14为第2电极的一例。下部绝缘层24为第1绝缘层的一例。上部绝缘层26为第2绝缘层的一例。下部区域16a为第1区域的一例。[0044]硅衬底10例如为单晶硅。衬底并不限定为硅衬底。衬底例如也可以为硅衬底以外的半导体衬底。衬底例如也可以为绝缘衬底。[0045]下部电极12设置在硅衬底10之上。在硅衬底10与下部电极12之间设置着衬底绝缘层22。[0046]下部电极12作为晶体管100的源极电极或漏极电极而发挥功能。[0047]下部电极12为导电体。下部电极12例如包含氧化物导电体或金属。下部电极12例如为包含铟(in)、锡(sn)、及氧(o)的氧化物导电体。下部电极12例如为氧化铟锡。下部电极12例如为包含钨(w)、钼(mo)、铜(cu)、铝(al)、钛(ti)、或钽(ta)的金属。[0048]下部电极12例如也可以具有多个导电体的积层构造。[0049]上部电极14设置在硅衬底10之上。上部电极14设置在下部电极12之上。在硅衬底10与上部电极14之间，设置着下部电极12。从下部电极12朝向上部电极14的方向为第1方向。[0050]上部电极14作为晶体管100的源极电极或漏极电极而发挥功能。[0051]上部电极14为导电体。上部电极14例如包含氧化物导电体或金属。上部电极14例如为包含铟(in)、锡(sn)、及氧(o)的氧化物导电体。上部电极14例如为氧化铟锡。上部电极14例如为包含钨(w)、钼(mo)、铜(cu)、铝(al)、钛(ti)、或钽(ta)的金属。[0052]上部电极14例如也可以具有多个导电体的积层构造。[0053]下部电极12与上部电极14例如由相同的材料形成。下部电极12及上部电极14例如为包含铟(in)、锡(sn)、及氧(o)的氧化物导电体。下部电极12及上部电极14例如为氧化铟锡。[0054]氧化物半导体层16设置在硅衬底10之上。氧化物半导体层16设置在下部电极12与上部电极14之间。氧化物半导体层16例如与下部电极12相接。氧化物半导体层16例如与上部电极14相接。[0055]在氧化物半导体层16中，形成着在晶体管100的接通动作时成为电流路径的通道。[0056]氧化物半导体层16为氧化物半导体。氧化物半导体层16例如为非晶形。[0057]氧化物半导体层16例如包含选自由铟(in)、镓(ga)、硅(si)、铝(al)、及锡(sn)所组成的群的至少一种元素、锌(zn)、及氧(o)。氧化物半导体层16例如包含铟(in)、镓(ga)、及锌(zn)。[0058]氧化物半导体层16例如包含选自由钛(ti)、锌(zn)、及钨(w)所组成的群的至少一种元素。氧化物半导体层16例如包含氧化钛、氧化锌、或氧化钨。[0059]氧化物半导体层16例如具有与下部电极12的化学组成、及上部电极14的化学组成不同的化学组成。[0060]氧化物半导体层16包含下部区域16a。如图3所示，下部区域16a在与第1方向垂直的面中，由下部电极12包围。[0061]氧化物半导体层16包含氧空位。氧化物半导体层16之中的氧空位作为施主而发挥功能。[0062]在氧化物半导体层16的与第1方向平行的截面中，氧化物半导体层16中的第1位置(图1中的p1)上的第2方向的氧化物半导体层16的第1宽度(图1中的w1)，小于氧化物半导体层16中的比第1位置p1更接近上部电极14的第2位置(图1中的p2)上的第2方向的氧化物半导体层16的第2宽度(图1中的w2)。[0063]氧化物半导体层16的第2方向的宽度例如从上部电极14朝向下部电极12变小。氧化物半导体层16的侧面具有顺向锥形形状。[0064]氧化物半导体层16的第1方向的长度例如为80nm以上200nm以下。氧化物半导体层16的第2方向的宽度例如为20nm以上100nm以下。[0065]栅极电极18以其第1方向上的位置坐标成为下部电极12与上部电极14各自的第1方向上的位置坐标之间的值的方式设置。栅极电极18与氧化物半导体层16对向。[0066]如图2所示，栅极电极18包围氧化物半导体层16而设置。栅极电极18设置在氧化物半导体层16的周围。[0067]栅极电极18例如为金属、金属化合物、或半导体。栅极电极18例如包含钨(w)。[0068]栅极电极18的第1方向的长度例如为20nm以上100nm以下。[0069]栅极绝缘层20设置在氧化物半导体层16与栅极电极18之间。栅极绝缘层20包围氧化物半导体层16而设置。[0070]栅极绝缘层20例如为氧化物或氮氧化物。栅极绝缘层20例如包含氧化硅或氧化铝。栅极绝缘层20的厚度例如为2nm以上10nm以下。[0071]衬底绝缘层22设置在硅衬底10与下部电极12之间。衬底绝缘层22例如为氧化物、氮化物、或氮氧化物。衬底绝缘层22例如包含氧化硅、氮化硅、或氮氧化硅。衬底绝缘层22例如为氧化硅、氮化硅、或氮氧化硅。[0072]下部绝缘层24设置在下部电极12之上。下部绝缘层24设置在栅极电极18与下部电极12之间。[0073]下部绝缘层24包围氧化物半导体层16。下部绝缘层24包围栅极绝缘层20。在下部绝缘层24与氧化物半导体层16之间，设置着栅极绝缘层20。[0074]下部绝缘层24例如为氧化物、氮化物、或氮氧化物。下部绝缘层24例如包含氧化硅、氮化硅、或氮氧化硅。下部绝缘层24例如包含氧化硅层、氮化硅层、或氮氧化硅层。下部绝缘层24例如为氧化硅层、氮化硅层、或氮氧化硅层。[0075]上部绝缘层26设置在栅极电极18之上。上部绝缘层26设置在栅极电极18与上部电极14之间。[0076]上部绝缘层26包围氧化物半导体层16。上部绝缘层26包围栅极绝缘层20。在上部绝缘层26与氧化物半导体层16之间，设置着栅极绝缘层20。[0077]上部绝缘层26例如为氧化物、氮化物、或氮氧化物。上部绝缘层26例如包含氧化硅、氮化硅、或氮氧化硅。上部绝缘层26例如包含氧化硅层、氮化硅层、或氮氧化硅层。上部绝缘层26例如为氧化硅层、氮化硅层、或氮氧化硅层。[0078]与第1方向平行且包含氧化物半导体层16的截面中的下部电极12的第1部分12a、与下部电极12的第2部分12b之间的第2方向的第1最大距离(图1中的d1)，大于所述截面中的下部绝缘层24的第3部分24a、与下部绝缘层24的第4部分24b之间的第2方向的最小距离(图1中的d2)。[0079]图1为与第1方向平行且包含氧化物半导体层16的截面的一例。在第2方向上，在第1部分12a与第2部分12b之间，设置着氧化物半导体层16的下部区域16a。另外，在第2方向上，在第3部分24a与第4部分24b之间，设置着氧化物半导体层16。[0080]第1最大距离d1例如为最小距离d2的1.2倍以上2倍以下。[0081]另外，例如，第1最大距离d1大于所述截面中的上部绝缘层26的第5部分26a、与上部绝缘层26的第6部分26b之间的第2方向的第2最大距离(图1中的d3)。在第2方向上，在第5部分26a与第6部分26b之间，设置着氧化物半导体层16。[0082]第1最大距离d1例如为第2最大距离d3的1.1倍以上1.5倍以下。[0083]接下来，对第1实施方式的半导体装置的制造方法的第1例进行说明。[0084]第1实施方式的半导体装置的制造方法的第1例将第1导电膜、第1绝缘膜、导电层、及第2绝缘膜积层在第1方向，贯通第2绝缘膜、导电层、第1绝缘膜而形成到达第1导电膜的孔，对露出在孔的底的第1导电膜进行蚀刻，形成在与第1方向垂直的第2方向扩展的凹部，在凹部及孔的内部形成氧化物半导体膜，形成第2导电膜。进而，在形成凹部之前，在孔的内部形成第3绝缘膜，在形成凹部之前，对第3绝缘膜的底部进行蚀刻，使第1导电膜露出。进而，在形成第3绝缘膜之后，在使第1导电膜露出之前，在孔的内部形成保护膜，在形成凹部之后，在形成氧化物半导体膜之前去除保护膜。[0085]图4、图5、图6、图7、图8、图9、图10、图11、图12、及图13是表示第1实施方式的半导体存储装置的制造方法的第1例的示意剖视图。图4～图13分别表示与图1对应的截面。图4～图13是表示晶体管100的制造方法的第1例的图。[0086]首先，在硅衬底10之上，将第1氧化硅膜31、第1氧化铟锡膜32、第2氧化硅膜33、钨层34、及第3氧化硅膜35依序积层在第1方向上(图4)。第1氧化铟锡膜32为第1导电膜的一例。第2氧化硅膜33为第1绝缘膜的一例。钨层34为导电层的一例。第3氧化硅膜35为第2绝缘膜的一例。第1氧化硅膜31、第1氧化铟锡膜32、第2氧化硅膜33、钨层34、及第3氧化硅膜35例如利用化学气相沉积法(cvd法)来形成。[0087]第1氧化硅膜31最终成为衬底绝缘层22。第1氧化铟锡膜32的一部分最终成为下部电极12。第2氧化硅膜33的一部分最终成为下部绝缘层24。钨层34的一部分最终成为栅极电极18。第3氧化硅膜35的一部分最终成为上部绝缘层26。[0088]接下来，从第3氧化硅膜35的表面，贯通第3氧化硅膜35、钨层34、第2氧化硅膜33，而形成到达第1氧化铟锡膜32的开口部36(图5)。开口部36为孔的一例。开口部36具有孔径朝向第1氧化铟锡膜32变小的顺向锥形形状。开口部36例如使用光刻法、及反应性离子蚀刻法(rie法)来形成。[0089]接下来，在开口部36的内部形成第4氧化硅膜37(图6)。第4氧化硅膜37为第3绝缘膜的一例。第4氧化硅膜37例如利用cvd法来形成。第4氧化硅膜37的一部分最终成为栅极绝缘层20。[0090]接下来，在开口部36的内部形成非晶形硅膜38(图7)。非晶形硅膜38为保护膜的一例。非晶形硅膜38形成在第4氧化硅膜37之上。非晶形硅膜38例如利用cvd法来形成。[0091]接下来，对开口部36的底部的非晶形硅膜38进行蚀刻，使第4氧化硅膜37露出(图8)。非晶形硅膜38例如使用rie法来蚀刻。[0092]接下来，对开口部36的底部的第4氧化硅膜37进行蚀刻，使第1氧化铟锡膜32露出(图9)。第4氧化硅膜37例如使用rie法来蚀刻。[0093]非晶形硅膜38在对开口部36的底部的第4氧化硅膜37进行蚀刻时，防止开口部36的侧面的第4氧化硅膜37被蚀刻。[0094]接下来，对露出在开口部36的底的第1氧化铟锡膜32进行蚀刻，形成在与第1方向垂直的第2方向上扩展的凹部40(图10)。在形成凹部40时，例如，进行各向同性蚀刻。在形成凹部40时，例如对第1氧化铟锡膜32各向同性地进行蚀刻。第1氧化铟锡膜32的蚀刻使用干式蚀刻法或湿式蚀刻法。[0095]在形成凹部40时，例如，在包含氯或氨的等离子体环境中进行蚀刻。通过在包含氯或氨的等离子体环境中进行蚀刻，例如，能够抑制第2氧化硅膜33或第4氧化硅膜37被蚀刻。[0096]非晶形硅膜38在形成凹部40时，防止开口部36的侧面的第4氧化硅膜37被蚀刻。[0097]接下来，去除非晶形硅膜38。非晶形硅膜38例如使用干式蚀刻法去除。接下来，利用氧化物半导体膜41填埋开口部36(图11)。氧化物半导体膜41的一部分成为氧化物半导体层16。填埋凹部40的氧化物半导体膜41成为氧化物半导体层16的下部区域16a。[0098]氧化物半导体膜41例如包含铟(in)、镓(ga)、及锌(zn)。氧化物半导体膜41例如利用cvd法来形成。[0099]接下来，去除氧化物半导体膜41的上部，使第3氧化硅膜35的表面露出(图12)。氧化物半导体膜41例如使用rie法来蚀刻、去除。[0100]接下来，形成第2氧化铟锡膜42(图13)。第2氧化铟锡膜42为第2导电膜的一例。第2氧化铟锡膜42例如利用cvd法来形成。第2氧化铟锡膜42最终成为上部电极14。[0101]通过以上的制造方法，制造图1、图2、及图3所示的晶体管100。[0102]接下来，对第1实施方式的半导体装置的制造方法的第2例进行说明。[0103]第1实施方式的半导体装置的制造方法的第2例将第1导电膜、第1绝缘膜、绝缘层、及第2绝缘膜积层在第1方向上，贯通第2绝缘膜、绝缘层、第1绝缘膜而形成到达第1导电膜的孔，对露出在孔的底的第1导电膜进行蚀刻，形成在与第1方向垂直的第2方向上扩展的凹部，在凹部及孔的内部形成氧化物半导体膜，形成第2导电膜，去除绝缘层，在去除绝缘层后的区域，形成导电层。进而，在形成凹部之前，在孔的内部形成第3绝缘膜，在形成凹部之前，对第3绝缘膜的底部进行蚀刻，使第1导电膜露出。进而，在形成第3绝缘膜之后，在使第1导电膜露出之前，在孔的内部形成保护膜，在形成凹部之后，在形成氧化物半导体膜之前，去除保护膜。[0104]图14、图15、图16、图17、及图18是表示第1实施方式的半导体存储装置的制造方法的第2例的示意剖视图。图14～图18分别表示与图1对应的截面。图14～图18是表示晶体管100的制造方法的第2例的图。[0105]首先，在硅衬底10之上，将第1氧化硅膜31、第1氧化铟锡膜32、第2氧化硅膜33、氮化硅层44、及第3氧化硅膜35依序积层在第1方向上(图14)。第1氧化铟锡膜32为第1导电膜的一例。第2氧化硅膜33为第1绝缘膜的一例。氮化硅层44为绝缘层的一例。第3氧化硅膜35为第2绝缘膜的一例。第1氧化硅膜31、第1氧化铟锡膜32、第2氧化硅膜33、氮化硅层44、及第3氧化硅膜35例如利用cvd法来形成。[0106]第1氧化硅膜31最终成为衬底绝缘层22。第1氧化铟锡膜32的一部分最终成为下部电极12。第2氧化硅膜33的一部分最终成为下部绝缘层24。第3氧化硅膜35的一部分最终成为上部绝缘层26。[0107]接下来，从第3氧化硅膜35的表面，贯通第3氧化硅膜35、氮化硅层44、第2氧化硅膜33，而形成到达第1氧化铟锡膜32的开口部36(图15)。开口部36为孔的一例。开口部36具有孔径朝向第1氧化铟锡膜32变小的顺向锥形形状。开口部36例如使用光刻法、及rie法来形成。[0108]然后，在第1实施方式的半导体存储装置的制造方法的第1例中，利用与图6～图13所示的方法相同的方法，形成图16的构造。[0109]接下来，例如，使用未图示的开口部，选择性地去除氮化硅层44(图17)。氮化硅层44例如使用湿式蚀刻法来去除。[0110]接下来，在去除氮化硅层44后的区域形成钨层45(图18)。钨层45为导电层的一例。钨层45例如利用cvd法来形成。钨层45最终成为栅极电极18。[0111]通过以上的制造方法，制造图1、图2、及图3所示的晶体管100。[0112]以下，对第1实施方式的半导体装置的作用及效果进行说明。[0113]在氧化物半导体层形成通道的氧化物半导体晶体管，具备断开动作时的通道泄漏电流极小的优异的特性。因此，例如，研究将氧化物半导体晶体管应用于dram的存储单元的开关晶体管。[0114]例如，纵向型氧化物半导体晶体管有时起因于晶体管构造的上下非对称性而在晶体管特性产生非对称性。例如，有时根据接通电流的流动方向而在接通电流的大小产生差异。[0115]例如，如果dram的存储单元的开关晶体管的晶体管特性产生非对称性，那么dram的动作特性劣化。因此，期待实现降低晶体管特性的非对称性的氧化物半导体晶体管。[0116]图19是比较例的半导体装置的示意剖视图。图19是与第1实施方式的半导体装置的图1对应的图。[0117]比较例的半导体装置为晶体管900。晶体管900为氧化物半导体晶体管。晶体管900在氧化物半导体层16不包含下部区域16a的方面与第1实施方式的晶体管100不同。[0118]在比较例的晶体管900中，氧化物半导体层16的侧面具有顺向锥形形状。因此，氧化物半导体层16与下部电极12的接触面积，小于氧化物半导体层16与上部电极14的接触面积。因此，例如，在每单位接触面积的电阻相等的情况下，氧化物半导体层16与下部电极12的接触电阻，大于氧化物半导体层16与上部电极14的接触电阻。[0119]因氧化物半导体层16与下部电极12的接触电阻、和氧化物半导体层16与上部电极14的接触电阻不同，而使得晶体管特性的非对称性成为问题。例如，接通电流的非对称性成为问题。所谓接通电流的非对称性，是指在从上部电极14朝向下部电极12流通电流的情况下、与从下部电极12朝向上部电极14流通电流的情况下，接通电流的大小产生差。[0120]第1实施方式的晶体管100中，氧化物半导体层16包含在第2方向上扩展的下部区域16a。因此，氧化物半导体层16与下部电极12的接触面积，与比较例的晶体管900相比变大。因此，氧化物半导体层16与下部电极12的接触电阻、和氧化物半导体层16与上部电极14的接触电阻的差变小。因此，第1实施方式的晶体管100与比较例的晶体管900相比，降低晶体管特性的非对称性。[0121]在图1中，从氧化物半导体层16与下部电极12的接触电阻、和氧化物半导体层16与上部电极14的接触电阻的差变小的观点来看，优选为第1最大距离d1为最小距离d2的1.2倍以上2倍以下。[0122]在图1中，从氧化物半导体层16与下部电极12的接触电阻、和氧化物半导体层16与上部电极14的接触电阻的差变小的观点来看，优选为第1最大距离d1为第2最大距离d3的1.1倍以上1.5倍以下。[0123]从降低晶体管特性的非对称性的观点来看，优选为下部电极12与上部电极14由相同的材料形成。[0124](第1变化例)[0125]图20是第1实施方式的第1变化例的半导体装置的示意剖视图。图20是与第1实施方式的图1对应的图。[0126]第1实施方式的第1变化例的晶体管101，在氧化物半导体层16的下部区域16a包含空腔16ax的方面与第1实施方式的晶体管100不同。[0127]晶体管101通过下部区域16a包含空腔16ax，例如缓和因下部区域16a的热膨胀或热收缩而产生的应力。因此，例如，抑制氧化物半导体层16与下部电极12的接触电阻的变动，提高晶体管101的可靠性。[0128]另外，晶体管101通过下部区域16a包含空腔16ax，例如，下部区域16a之中的氧向空腔16ax扩散。因此，例如氧化物半导体层16之中的氧空位浓度变高，降低氧化物半导体层16与下部电极12的接触电阻。[0129](第2变化例)[0130]图21是第1实施方式的第2变化例的半导体装置的示意剖视图。图21是与第1实施方式的图1对应的图。[0131]第1实施方式的第2变化例的晶体管102，在包含芯绝缘层46的方面与第1实施方式的晶体管100不同。芯绝缘层46在与第1方向垂直的面中，由氧化物半导体层16包围。芯绝缘层46例如包含栅极电极18，在与第1方向垂直的截面中，由氧化物半导体层16包围。[0132]芯绝缘层46例如为氧化物、氮化物、或氮氧化物。芯绝缘层46例如包含氧化硅、氮化硅、或氮氧化硅。芯绝缘层46例如包含氧化硅层、氮化硅层、或氮氧化硅层。芯绝缘层46例如为氧化硅层、氮化硅层、或氮氧化硅层。[0133]以上，根据第1实施方式及变化例，实现降低晶体管特性的非对称性的半导体装置。[0134](第2实施方式)[0135]第2实施方式的半导体装置在第2绝缘层与氧化物半导体层之间的栅极绝缘层的第2方向上的厚度比第1绝缘层与氧化物半导体层之间的栅极绝缘层的第2方向上的厚度薄的方面，与第1实施方式的半导体装置不同。以下，有时关于与第1实施方式重复的内容省略一部分记述。[0136]图22是第2实施方式的半导体装置的示意剖视图。图22是与第1实施方式的图1对应的图。[0137]第2实施方式的半导体装置为晶体管200。晶体管200为氧化物半导体晶体管。晶体管200为所谓的sgt。晶体管200为所谓的纵向型晶体管。[0138]晶体管200具备下部电极12、上部电极14、氧化物半导体层16、栅极电极18、栅极绝缘层20、下部绝缘层24、及上部绝缘层26。下部电极12包含第1部分12a及第2部分12b。氧化物半导体层16包含下部区域16a。下部绝缘层24包含第3部分24a及第4部分24b。上部绝缘层26包含第5部分26a及第6部分26b。[0139]上部绝缘层26与氧化物半导体层16之间的栅极绝缘层20的第2方向上的厚度，比下部绝缘层24与氧化物半导体层16之间的栅极绝缘层20的第2方向上的厚度薄。[0140]在第2实施方式的晶体管200中，上部绝缘层26与氧化物半导体层16之间的栅极绝缘层20的厚度较薄。因此，氧化物半导体层16与上部电极14的接触面积例如与第1实施方式的晶体管100相比变大。因此，降低氧化物半导体层16与上部电极14的接触电阻，从而降低晶体管200的接通电阻。[0141](变化例)[0142]图23是第2实施方式的变化例的半导体装置的示意剖视图。图23是与第2实施方式的图22对应的图。[0143]第2实施方式的变化例的晶体管201，在上部绝缘层26的至少一部分与氧化物半导体层16相接的方面与第2实施方式的晶体管200不同。[0144]以上，根据第2实施方式及变化例，实现降低晶体管特性的非对称性的半导体装置。[0145](第3实施方式)[0146]第3实施方式的半导体装置在氧化物半导体层的与第1方向平行的截面中，氧化物半导体层之中的第1位置上的与第1方向垂直的第2方向的第1宽度，与氧化物半导体层之中的比第1位置更接近第2电极的第2位置上的第2方向的第2宽度相等的方面，与第1实施方式的半导体装置不同。以下，有时关于与第1实施方式重复的内容省略一部分记述。[0147]图24是第3实施方式的半导体装置的示意剖视图。图24是与第1实施方式的图1对应的图。[0148]第3实施方式的半导体装置为晶体管300。晶体管300为氧化物半导体晶体管。晶体管300为所谓的sgt。晶体管300为所谓的纵向型晶体管。[0149]晶体管300具备下部电极12、上部电极14、氧化物半导体层16、栅极电极18、栅极绝缘层20、下部绝缘层24、及上部绝缘层26。下部电极12包含第1部分12a及第2部分12b。氧化物半导体层16包含下部区域16a。下部绝缘层24包含第3部分24a及第4部分24b。上部绝缘层26包含第5部分26a及第6部分26b。[0150]在氧化物半导体层16的与第1方向平行的截面中，氧化物半导体层16之中的第1位置(图24中的p1)上的与第1方向垂直的第2方向的氧化物半导体层16的第1宽度(图24中的w1)，与氧化物半导体层16之中的比第1位置p1更接近上部电极14的第2位置(图24中的p2)上的第2方向的氧化物半导体层16的第2宽度(图24中的w2)相等。[0151]氧化物半导体层16的第2方向的宽度例如从上部电极14朝向下部电极12相同。氧化物半导体层16的侧面不具有锥形形状。[0152]例如，考虑氧化物半导体层16与下部电极12之间的每单位接触面积的电阻，大于氧化物半导体层16与上部电极14之间的每单位接触面积的电阻的情况。例如，在下部电极12与上部电极14的材料不同的情况下，考虑氧化物半导体层16与下部电极12之间的每单位接触面积的电阻，大于氧化物半导体层16与上部电极14之间的每单位接触面积的电阻的情况。在该情况下，如果氧化物半导体层16与下部电极12的接触面积，和氧化物半导体层16与上部电极14的接触面积相等，那么氧化物半导体层16与下部电极12的接触电阻大于氧化物半导体层16与上部电极14的接触电阻。[0153]根据第3实施方式的晶体管300，氧化物半导体层16包含在第2方向上扩展的下部区域16a。因此，氧化物半导体层16与下部电极12的接触面积，和氧化物半导体层16与上部电极14的接触面积相比变大。因此，氧化物半导体层16与下部电极12的接触电阻，和氧化物半导体层16与上部电极14的接触电阻的差变小。因此，第3实施方式的晶体管300降低晶体管特性的非对称性。[0154]以上，根据第3实施方式，实现降低晶体管特性的非对称性的半导体装置。[0155](第4实施方式)[0156]第4实施方式的半导体存储装置具备：第1电极；第2电极；氧化物半导体层，设置在第1电极与第2电极之间，在与从第1电极朝向第2电极的第1方向垂直的面中，包含由第1电极包围的第1区域；栅极电极，在第1方向上，与氧化物半导体层对向；栅极绝缘层，设置在氧化物半导体层与栅极电极之间；第1绝缘层，设置在栅极电极与第1电极之间；第2绝缘层，设置在栅极电极与第2电极之间；及电容器，电连接于第1电极或第2电极。而且，在与第1方向平行的截面中，第1电极包含第1部分与第2部分，在与第1方向垂直的第2方向上在第1部分与第2部分之间设置着第1区域。另外，在该截面中，第1绝缘层包含第3部分与第4部分，在第2方向上在第3部分与第4部分之间设置着氧化物半导体层。第2方向上的第1部分与第2部分之间的第1最大距离，大于第2方向上的第3部分与第4部分之间的最小距离。[0157]第4实施方式的半导体存储装置为半导体存储器400。第4实施方式的半导体存储装置为dram。半导体存储器400将第1实施方式的晶体管100用作dram的存储单元的开关晶体管。[0158]以下，关于与第1实施方式重复的内容省略一部分记述。[0159]图25是第4实施方式的半导体存储装置的等效电路图。图25例示了存储单元mc为1个的情况，但存储单元mc例如也可以阵列状地设置多个。[0160]半导体存储器400具备存储单元mc、字线wl、位线bl、及板状线pl。存储单元mc包含开关晶体管tr及电容器ca。在图25中，由虚线包围的区域为存储单元mc。[0161]字线wl电连接于开关晶体管tr的栅极电极。位线bl电连接于开关晶体管tr的源极、漏极电极的一者。电容器ca的一个电极电连接于开关晶体管tr的源极、漏极电极的另一者。电容器ca的另一个电极连接于板状线pl。[0162]存储单元mc通过在电容器ca中蓄积电荷来存储数据。数据的写入及读出通过使开关晶体管tr接通动作来进行。[0163]例如，在对位线bl施加所期望的电压的状态下使开关晶体管tr接通动作，来进行向存储单元mc的数据的写入。[0164]另外，例如，使开关晶体管tr接通动作，侦测与蓄积在电容器中的电荷量对应的位线bl的电压变化，来进行存储单元mc的数据的读出。[0165]图26是第4实施方式的半导体存储装置的示意剖视图。图26表示半导体存储器400的存储单元mc的截面。[0166]半导体存储器400包含硅衬底10、开关晶体管tr、电容器ca、下部层间绝缘层50、及上部层间绝缘层52。[0167]开关晶体管tr具备下部电极12、上部电极14、氧化物半导体层16、栅极电极18、栅极绝缘层20、下部绝缘层24、及上部绝缘层26。下部电极12包含第1部分12a及第2部分12b。氧化物半导体层16包含下部区域16a。下部绝缘层24包含第3部分24a及第4部分24b。上部绝缘层26包含第5部分26a及第6部分26b。[0168]下部电极12为第1电极的一例。上部电极14为第2电极的一例。下部绝缘层24为第1绝缘层的一例。上部绝缘层26为第2绝缘层的一例。下部区域16a为第1区域的一例。[0169]开关晶体管tr具有与第1实施方式的晶体管100相同的构造。[0170]电容器ca设置在硅衬底10与开关晶体管tr之间。电容器ca设置在硅衬底10与下部电极12之间。电容器ca电连接于下部电极12。[0171]电容器ca具备单元电极71、板状电极72、电容器绝缘膜73。单元电极71电连接于下部电极12。单元电极71例如与下部电极12相接。[0172]单元电极71及板状电极72例如为氮化钛。电容器绝缘膜73例如具有氧化锆、氧化铝、氧化锆的积层构造。[0173]栅极电极18例如电连接于未图示的字线wl。上部电极14例如电连接于未图示的位线bl。板状电极72例如连接于未图示的板状线pl。[0174]半导体存储器400将断开动作时的通道泄漏电流极小的氧化物半导体晶体管应用于开关晶体管tr。因此，实现电荷保持特性优异的dram。[0175]另外，半导体存储器400的开关晶体管tr降低晶体管特性的非对称性。因此，提高半导体存储器400的动作特性。[0176]在第1到第3实施方式中，以栅极电极18包围氧化物半导体层16而设置的晶体管为例进行了说明，但本发明的实施方式的晶体管也可以为栅极电极不包围氧化物半导体层的晶体管。例如，本发明的实施方式的晶体管也可以为氧化物半导体层由2根栅极电极夹持的晶体管。[0177]在第1实施方式的制造方法中，以在开口部36的内部形成非晶形硅膜38作为保护膜的情况为例进行了说明，但也能够省略保护膜的形成。[0178]在第1实施方式的制造方法中，以在开口部36的内部在形成第4氧化硅膜37之后形成凹部40的情况为例进行了说明，但也能够在形成第4氧化硅膜37之前形成凹部40。[0179]在第4实施方式中，以应用第1实施方式的晶体管的半导体存储器为例进行了说明，但本发明的实施方式的半导体存储器，也可以为应用第2或第3实施方式的晶体管的半导体存储器。[0180]在第4实施方式中，以单元电极电连接于下部电极12的半导体存储器为例进行了说明，但本发明的实施方式的半导体存储器也可以为单元电极电连接于上部电极14的半导体存储器。[0181]尽管已经描述了某些实施例，但是这些实施例仅是通过示例的方式给出的，并且不意图限制本发明的范围。实际上，本文描述的半导体装置、半导体存储装置、及半导体装置的制造方法能够以多种其它形式来体现，此外，在不背离本发明的精神的情况下，可以对本文所述的装置和方法的形式进行各种省略、替代和改变。所附权利要求及其等同物旨在覆盖这些形式或修改，它们属于本发明的范围和精神内。









图片声明：本站部分配图来自人工智能系统AI生成,觅知网授权图片,PxHere摄影无版权图库。本站只作为美观性配图使用,无任何非法侵犯第三方意图,一切解释权归图片著作权方,本站不承担任何责任。如有恶意碰瓷者,必当奉陪到底严惩不贷!




内容声明：本文中引用的各种信息及资料（包括但不限于文字、数据、图表及超链接等）均来源于该信息及资料的相关主体（包括但不限于公司、媒体、协会等机构）的官方网站或公开发表的信息。部分内容参考包括:(百度百科,百度知道,头条百科,中国民法典,刑法,牛津词典,新华词典,汉语词典,国家院校,科普平台)等数据,内容仅供参考使用,不准确地方联系删除处理！本站为非盈利性质站点,发布内容不收取任何费用也不接任何广告!




免责声明：我们致力于保护作者版权，注重分享，被刊用文章因无法核实真实出处，未能及时与作者取得联系，或有版权异议的，请联系管理员，我们会立即处理，本文部分文字与图片资源来自于网络，部分文章是来自自研大数据AI进行生成,内容摘自(百度百科,百度知道,头条百科,中国民法典,刑法,牛津词典,新华词典,汉语词典,国家院校,科普平台)等数据,内容仅供学习参考,不准确地方联系删除处理!的,若有来源标注错误或侵犯了您的合法权益，请立即通知我们，情况属实，我们会第一时间予以删除，并同时向您表示歉意,谢谢!