集成电路和形成集成电路的方法与流程 专利技术说明

电气元件制品的制造及其应用技术1.本发明的实施例涉及集成电路和形成集成电路的方法。背景技术：2.一直存在对于增加包括智能手机、平板电脑、台式计算机、笔记本电脑以及许多其他类型的电子器件在内的电子器件的计算功率的持续需求。集成电路提供用于这些电子器件的计算功率。增加集成电路中的计算功率的一种方式是增加半导体衬底的给定区域可以包括的晶体管和其他集成电路部件的数量。3.互补场效应晶体管(cfet)可以用于增加集成电路中的晶体管的密度。cfet可以包括垂直堆叠的n型晶体管和p型晶体管。n型晶体管和p型晶体管的栅电极可以电短接在一起。4.然而，存在与cfet的形成相关的各种困难。例如，可能难以在堆叠晶体管中形成具有期望特性的栅电极。结果是cfet的堆叠晶体管中的一个或两个晶体管可能无法正常工作。技术实现要素：5.本发明的一些实施例提供了一种集成电路，该集成电路包括：第一晶体管，第一晶体管包括：第一半导体纳米结构，对应于第一晶体管的沟道区域；以及第一栅极金属，围绕第一半导体纳米结构；第二晶体管，第二晶体管包括：第二半导体纳米结构，位于第一半导体纳米结构之上并且对应于第二晶体管的沟道区域；以及第二栅极金属，围绕第二半导体纳米结构；介电层，位于第一半导体纳米结构和第二半导体纳米结构之间，其中，第一栅极金属在低于介电层的顶表面的高度处接触第二栅极金属。6.本发明的另一些实施例提供了一种形成集成电路的方法，该方法包括：形成对应于第一晶体管的沟道区域的第一半导体纳米结构；在第一半导体纳米结构之上形成第一牺牲半导体纳米结构；在第一牺牲半导体纳米结构之上形成第二半导体纳米结构，并且第二半导体纳米结构对应于第二晶体管的沟道区域；用介电层替换第一牺牲半导体纳米结构；形成围绕第一半导体纳米结构的第一栅极金属；以及形成围绕第二半导体纳米结构的第二栅极金属，并且第二栅极金属从介电层横向的位置处接触第一栅极金属。7.本发明的又一些实施例提供了一种集成电路，该集成电路包括：互补场效应晶体管，互补场效应晶体管包括：第一晶体管，具有对应于第一晶体管的沟道区域的第一半导体纳米结构；第二晶体管，具有位于第一半导体纳米结构之上并且对应于第二晶体管的沟道区域的第二半导体纳米结构；以及隔离结构，包括位于第一半导体纳米结构和第二半导体纳米结构之间的介电层。附图说明8.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。9.图1a至图1d是根据一些实施例的包括cfet的集成电路的视图。10.图2a至图2n是根据一些实施例的处于各个处理阶段的集成电路的截面图。11.图3a和图3b是根据一些实施例的集成电路的截面图。12.图4a至图4c是根据一些实施例的集成电路的截面图。13.图5是根据一些实施例的与cfet相关的部件的曲线图。14.图6是根据一些实施例的形成集成电路的工艺的流程图。具体实施方式15.在以下描述中，针对集成电路管芯内的各个层和结构描述了许多厚度和材料。对于各个实施例，以举例的方式给出了具体尺寸和材料。根据本发明，本领域技术人员将认识到，在不背离本发明的范围的情况下，在许多情况下可以使用其他尺寸和材料。16.以下公开内容提供了许多用于实现所描述主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。17.而且，为便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。18.在以下描述中，阐述了某些特定细节以便提供对本公开的各种实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，没有详细描述与电子组件和制造技术相关的公知结构以避免不必要地混淆本发明的实施例的描述。19.除非上下文另外要求，否则在整个说明书和本技术中，词语“包括”及其变体(例如“包括”和“包含”)应以开放的，包容性的意义来解释，即“包括，但不限于。”20.诸如第一、第二和第三的序数的使用不一定暗含排序的秩序感，而仅可以区分动作或结构的多个示例。21.在整个说明书中，对“一个实施例”或“实施例”的引用是指结合该实施例描述的特定部件、结构或特性包括在至少一些实施例中。因此，在整个说明书中各处出现的短语“在一个实施例中”、“在实施例中”或“在一些实施例中”不一定都指的是同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的部件、结构或特性。22.如本说明书和本技术中所使用的，单数形式“一个”、“一种”和“该”包括复数个对象，除非内容中另有明确规定。还应注意，除非内容清楚地另外指出，否则术语“或”通常以包括“和/或”的意义使用。23.本发明的实施例提供了具有cfet的集成电路，该cfet具有改进的电特性。cfet包括垂直堆叠在第二晶体管上的第一晶体管。第一晶体管和第二晶体管各自具有多个半导体纳米结构，该多个半导体纳米结构充当用于第一晶体管和第二晶体管的沟道区域。第一栅极金属围绕第一晶体管的半导体纳米结构。第二栅极金属围绕第二晶体管的半导体纳米结构。cfet包括布置在第一晶体管的最下半导体纳米结构和第二晶体管的最高半导体纳米结构之间的隔离结构。隔离结构的存在有助于确保在第一晶体管的最下半导体纳米结构周围不会存在第二晶体管的栅极金属的任何不希望的剩余物。24.这有助于确保第二晶体管的栅极金属不会干扰第一晶体管的功函数。结果是第一晶体管的阈值电压不会受到第二晶体管的栅极金属的不利影响。此外，隔离结构的存在可以降低第一晶体管和第二晶体管的栅漏电容。这产生功能更好的cfet、功能更好的集成电路和更高的晶圆良率。25.图1a是根据一些实施例的集成电路100的截面图。集成电路100包括互补场效应晶体管(cfet)102。cfet 102包括第一导电类型的第一晶体管104和第二导电类型的第二晶体管105。第一晶体管104垂直堆叠在第二晶体管105上。如下文将更详细阐述的，cfet 102利用隔离结构126来将第一晶体管104的堆叠沟道区域与第二晶体管105的堆叠沟道区域分隔开，以便改善cfet 102的电特性。换言之，形成了包括第一晶体管104的堆叠沟道区域、隔离结构126和第二晶体管105的堆叠沟道区域的混合纳米结构(例如混合片)。26.cfet晶体管102可以对应于全环栅晶体管。可以通过任何合适的方法来图案化全环栅晶体管结构。例如，可以使用一种或多种光刻工艺来图案化结构，该一种或多种光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化全环栅结构。此外，全环栅cfet 102可以包括对应于cfet 102的沟道区域的多个半导体纳米结构。半导体纳米结构可以包括纳米片、纳米线或其他类型的纳米结构。也可以将全环栅晶体管称为纳米结构晶体管。27.图1a的视图是集成电路100的x视图，其中，x轴是水平轴，z轴是垂直轴，并且y轴延伸进出图纸。如本文所用，术语“x视图”对应于其中x轴是水平尺寸并且z轴是垂直尺寸的截面图。如本文所用，术语“y视图”对应于其中y轴是水平尺寸并且z轴是垂直尺寸的截面图。28.集成电路100包括衬底101。衬底101可以包括半导体层、介电层或半导体层与介电层的组合。此外，导电结构可以形成在衬底101内作为背侧导电通孔和互连件，如下面将更详细描述的。在一些实施例中，衬底101包括在至少表面部分上的单晶半导体层。衬底101可以包括单晶半导体材料，诸如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。29.在一些实施例中，衬底101可以包括介电层，该介电层包括可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料中的一种或多种。在一些实施例中，衬底101可以包括形成在半导体层中的浅沟槽隔离区域。在不脱离本公开的范围的情况下，可以利用衬底101的各种配置。30.晶体管105形成在衬底101之上。晶体管104形成在晶体管105之上。在一些实施例中，晶体管104是n型晶体管并且晶体管105是p型晶体管。然而，在一些实施例中，晶体管104可以是p型晶体管并且晶体管105可以是n型晶体管。31.晶体管104包括多个半导体纳米结构106。半导体纳米结构106在垂直方向或z方向上堆叠。在图1a的实例中，存在三个堆叠的半导体纳米结构106。然而，在不脱离本公开的范围的情况下，在实际中，可以只有两个堆叠的纳米结构106或者可以有多于三个堆叠的半导体纳米结构106。此外，在一些实施例中，可以只有单个半导体纳米结构106和单个半导体纳米结构107。半导体纳米结构106对应于晶体管102的沟道区域。半导体纳米结构106可以是纳米片、纳米线或其他类型的纳米结构。32.晶体管105包括多个半导体纳米结构107。半导体纳米结构107在垂直方向或z方向上堆叠。在图1a的实例中，存在三个堆叠的半导体纳米结构107。然而，在不脱离本公开的范围的情况下，在实际中，可以只有两个堆叠的纳米结构107或者可以有多于三个堆叠的纳米结构107。半导体纳米结构107对应于晶体管102的沟道区域。半导体纳米结构107可以是纳米片、纳米线或其他类型的纳米结构。半导体纳米结构107的数量可以与半导体纳米结构106的数量相同或者可以与半导体纳米结构106的数量不同。33.半导体纳米结构106和107可以包括si、sige或其他半导体材料。在本文描述的非限制性实例中，半导体纳米结构106为硅。半导体纳米结构106的垂直厚度可以介于2nm至5nm之间。半导体纳米结构106可以在垂直方向上彼此分隔开4nm至10nm。在不脱离本公开的范围的情况下，可以将其他厚度和材料用于半导体纳米结构106。半导体纳米结构107可以具有与半导体纳米结构106相同的材料和尺寸或者具有与半导体纳米结构106不同的半导体材料。34.晶体管104和105包括栅极电介质。栅极电介质包括界面栅极介电层108和高k栅极介电层110。界面栅极介电层108是低k栅极介电层。界面栅极介电层与半导体纳米结构106和107接触。高k栅极介电层110与低k栅极介电层接触。界面栅极介电层108布置在半导体纳米结构106与高k栅极介电层110之间，并且布置在半导体纳米结构107与高k栅极介电层110之间。35.界面栅极介电层108可以包括介电材料，诸如氧化硅、氮化硅或其他合适的介电材料。界面栅极介电层108可以包括相对于高k电介质(诸如氧化铪或可以用在晶体管的栅极电介质中的其他高k介电材料)来说较低k电介质。界面栅极介电层108可以包括在半导体纳米结构106和107的表面上生长的本征氧化物层。界面栅极介电层108具有介于0.4nm至2nm之间的厚度。在不脱离本公开的范围的情况下，可以将其他材料、配置和厚度用于界面栅极介电层108。36.高k栅极介电层包括一层或多层介电材料，诸如hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo2-al2o3)合金、其他合适的高k介电材料和/或它们的组合。高k电介质的厚度在约1nm至约3nm的范围内。在不脱离本公开的范围的情况下，可以将其他厚度、沉积工艺和材料用于高k栅极介电层。高k栅极介电层可以包括第一层和第二层，该第一层包括具有包括la和mg的偶极子掺杂的hfo2，该第二层包括具有结晶的更高k的zro层。37.晶体管104包括栅极金属112。栅极金属112围绕半导体纳米结构106。栅极金属112与高k栅极介电层110接触。栅极金属112对应于晶体管104的栅电极。在晶体管104是n型晶体管的实例中，栅极金属112可以包括与半导体纳米结构106产生期望功函数的材料。在一个实例中，栅极金属112包括钛铝、钛、铝、钨、铜、金或其他导电材料。38.图1a示出了单个栅极金属112。然而，在实际中，来自晶体管104的栅电极可以包括多个金属层。例如，栅极金属112可以包括一个或多个衬垫层或粘合层，诸如钽、氮化钽、氮化钛或其他材料。栅极金属112可以包括栅极填充材料，该栅极填充材料在沉积了一个或多个衬垫层之后填充半导体纳米结构106之间的剩余体积。在不脱离本公开的范围的情况下，可以将各种材料、材料组合和配置用于栅极金属112。39.晶体管105包括栅极金属113。栅极金属113围绕半导体纳米结构107。栅极金属113与高k栅极介电层110接触。栅极金属113对应于晶体管105的栅电极。在晶体管105是p型晶体管的实例中，栅极金属113可以包括与半导体纳米结构107产生期望功函数的材料。在一个实例中，栅极金属113包括氮化钛、钛、铝、钨、铜、金或其他导电材料。40.图1a示出了单个栅极金属113。然而，在实际中，来自晶体管105的栅电极可以包括环绕半导体纳米结构107的多个金属层。例如，栅极金属112可以包括一个或多个衬垫层或粘合层，诸如钽、氮化钽、氮化钛或其他材料。栅极金属113可以包括栅极填充材料，该栅极填充材料在沉积了一个或多个衬垫层之后填充半导体纳米结构107之间的剩余体积。在不脱离本公开的范围的情况下，可以将各种材料、材料组合和配置用于栅极金属113。41.晶体管104包括源极/漏极区域116。源极/漏极区域116与每个半导体纳米结构106接触。每个半导体纳米结构106在源极/漏极区域116之间在x方向上延伸。源极/漏极区域116包括半导体材料。晶体管105包括源极/漏极区域117。源极/漏极区域117与每个半导体纳米结构107接触。每个半导体纳米结构107在源极/漏极区域117之间在x方向上延伸。源极/漏极区域117包括半导体材料。42.在晶体管104是n型晶体管并且晶体管105是p型晶体管的实例中，源极/漏极区域116可以掺杂有n型掺杂剂物质。n型掺杂剂物质可以包括p、as或其他n型掺杂剂物质。在p型晶体管的情况下，源极/漏极区域117可以掺杂有p型掺杂剂物质。p型掺杂剂物质可以包括b或其他p型掺杂剂物质。可以在源极/漏极区域117的外延生长工艺期间原位地执行掺杂。在不脱离本公开的范围的情况下，源极/漏极区域116和117可以包括其他材料和结构。43.如本文所使用的，术语“源极/漏极区域”可以取决于上下文单独或共同地指代源极区域或漏极区域。因此，源极/漏极区域116中的一个可以是源极区域，而另一个源极/漏极区域116是漏极区域，或反之亦然。此外，在一些情况下，源极/漏极区域116中的一个或两个可以由横向相邻的晶体管共享。44.晶体管104和105各自包括内部间隔件114。在不脱离本公开的范围的情况下，内部间隔件114可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。在一个实例中，内部间隔件114包括碳氮氧化硅。45.晶体管104的内部间隔件114将栅极金属112与源极/漏极区域116物理分隔开。这防止了栅极金属112和源极/漏极区域116之间的短路。晶体管105的内部间隔件114将栅极金属113与源极/漏极区域117物理地分隔开。这防止了栅极金属113和源极/漏极区域117之间的短路。46.晶体管104可以包括源极/漏极接触件118。每个源极/漏极接触件118布置在相应的源极/漏极区域116上方并且电连接到该相应的源极/漏极区域116。电信号可以经由源极/漏极接触件施加到源极/漏极区域116。源极/漏极接触件118可以包括硅化物120。硅化物120形成在源极/漏极区域116的顶部处。硅化物120可以包括硅化钛、硅化铝、硅化镍、硅化钨或其他合适的硅化物。47.源极/漏极接触件118还可以包括布置在硅化物120上的导电层122。导电层可以包括氮化钛、氮化钽、钛、钽或其他合适的导电材料。源极/漏极接触件118还可以包括位于导电层122上的导电层124。导电层124可以包括导电材料，诸如钨、钴、钌、钛、铝、钽或其他合适的导电材料。在不脱离本公开的范围的情况下，可以将其他材料和配置用于源极/漏极接触件118。48.晶体管105可以包括源极/漏极接触件119。每个源极/漏极接触件119位于相应的源极/漏极区域117之下并且电连接到该相应的源极/漏极区域117。电信号可以经由源极/漏极接触件施加到源极/漏极区域117。源极/漏极接触件119可以包括硅化物121。硅化物121形成在源极/漏极区域117的底部处。硅化物121可以包括硅化钛、硅化铝、硅化镍、硅化钨或其他合适的硅化物。49.源极/漏极接触件119还可以包括布置在硅化物121上的导电层123。导电层可以包括氮化钛、氮化钽、钛、钽或其他合适的导电材料。源极/漏极接触件119还可以包括位于导电层123上的导电层125。导电层125可以包括导电材料，诸如钨、钴、钌、钛、铝、钽或其他合适的导电材料。在不脱离本公开的范围的情况下，可以将其他材料和配置用于源极/漏极接触件119。50.晶体管102包括侧壁间隔件131。侧壁间隔件131布置为与栅极金属112的最上部分相邻并且将栅极金属112与源极/漏极接触件118电隔离。侧壁间隔件131可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料中的一种或多种。在不脱离本公开的范围的情况下，可以将其他厚度和材料用于侧壁间隔件131。51.晶体管102可以包括布置在栅极金属112的最上部分上的栅极盖金属132。在一些实施例中，栅极盖金属132包括钨、无氟钨或其他合适的导电材料。栅极盖金属132可以具有介于1nm至10nm之间的高度。在不脱离本公开的范围的情况下，可以将其他配置、材料和厚度用于栅极盖金属132。52.衬底101可以包括介电层136和介电层138。介电层138可以布置为与源极/漏极接触件119的侧壁和晶体管105的界面栅极介电层108的最下部分接触。介电层138可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。介电层136布置为与介电层138接触。介电层136可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。53.晶体管102可以经由向源极/漏极区域116/117和栅极金属112/113施加电压来操作。电压可以经由源极/漏极接触件118/119施加到源极/漏极区域116/117。电压可以经由图1a中未示出的栅极接触件施加到栅极金属112/113。虽然在图1a的视图中不明显，但栅极金属112和栅极金属113短接在一起。因此，栅极金属112和栅极金属113共同对应于cfet 102的栅电极。施加到栅极金属112/113的电压可以开启晶体管104并关闭晶体管105或者可以开启晶体管105并关闭晶体管104。当栅极金属112/113短接在一起时，源极/漏极区域116不与源极/漏极区域117短接在一起。取决于特定的电路配置，可以选择性地准许或禁止电流分别通过源极/漏极区域116和117。54.如之前所描述，通过对栅极金属112和113使用不同的材料来获得晶体管104和105的期望功函数可以是有益的。形成栅极金属112/113的一种可能方式是首先在所有半导体纳米结构106和107周围沉积栅极金属113，以及然后执行定时蚀刻以从半导体纳米结构106周围去除栅极金属113。随后在栅极金属113的定时蚀刻之后，接着进行在半导体纳米结构106周围沉积栅极金属112。然而，该工艺的一个缺点是，在某些情况下，可能不会完全去除直接位于最下半导体纳米结构106之下的栅极金属113。这会干扰晶体管104的功函数，从而以不期望的方式影响晶体管104的阈值电压。55.cfet 102通过利用位于半导体纳米结构106和半导体纳米结构107之间的隔离结构126来避免功函数干扰的可能性。更具体地，隔离结构126直接布置在最下半导体纳米结构106和最高半导体纳米结构107之间。隔离结构126可以包括上部半导体层和下部半导体层127以及位于上部半导体层和下部半导体层127之间的介电层129。在不脱离本公开的范围的情况下，可以将各种结构和成分用于隔离结构126。56.介电层129可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。介电层129在x方向上可以具有介于15nm至30nm之间的长度。这个范围内的长度可以足够匹配或超过半导体纳米结构106和107在x方向上的长度。然而，取决于半导体纳米结构106和107的长度，可以选择更大或更短长度的介电层129。介电层129在z方向上可以具有介于5nm至25nm之间的高度。这些尺寸可以足以确保不存在来自栅极金属113对半导体纳米结构106的功函数干扰的可能性。此外，这些尺寸可以提供减小的栅漏电容。在不脱离本公开的范围的情况下，可以将其他材料、尺寸和配置用于介电层129。介电层129可以称为介电纳米结构。介电纳米结构可以包括介电纳米片、介电纳米线或另一种类型的介电纳米结构。57.介电层129具有顶表面135和底表面137。栅极金属112和113在界面139处相遇。在一些实施例中，栅极金属112和113之间的界面139低于介电层129的顶表面135。在一些实施例中，界面139低于顶表面135并且高于介电层139的底表面137。这有助于确保晶体管102不会受到栅极金属113的功函数干扰。58.每个半导体层127可以具有介于1nm至5nm之间的垂直厚度。半导体层127可以包括硅或另一种合适的半导体材料。在不脱离本公开的范围的情况下，可以将其他材料和尺寸用于半导体层127。59.尽管图1a示出了单个介电层129。实际上，介电层129可以在半导体层127之间包括多层不同的介电材料。例如，氧化硅的第一介电层可以布置为与每个半导体层127接触。氮化硅的第二介电层可以布置在第一介电层的上部部分和下部部分之间。在不脱离本公开的范围的情况下，可以将各种配置用于顶部半导体纳米结构107和底部半导体纳米结构106之间的介电阻挡件。60.图1b是沿着图1a的切割线1b截取的图1a的集成电路100的y视图。因此，在图1b的视图中，y轴是水平轴，而x轴延伸进出图纸。图1b的视图是穿过晶体管104和105的栅极金属112和113的宽切割图。图1b示出了栅极金属112如何环绕晶体管104的每个半导体纳米结构106。相应地，栅极金属113环绕晶体管105的每个半导体纳米结构107。61.图1b示出了栅极接触件140延伸到介电层134中。栅极接触件140接触栅极盖金属132。因此，栅极接触件140电连接到晶体管104和105的栅极金属112和113。栅极接触件140可以包括钨、钛、钽、铝、铜、氮化钽、氮化钛或其他合适的导电材料。在不脱离本公开的范围的情况下，可以将各种配置和材料用于栅极接触件140。62.图1b还示出了布置在最下半导体纳米结构106和最高半导体纳米结构107之间的隔离结构126。隔离结构126包括介电层129以及位于介电层129之上和之下的半导体层127。图1b还示出了界面栅极介电层108存在于半导体层127的外表面上。高k栅极介电层110在y-z平面中围绕隔离结构126。63.在一些实施例中，隔离结构126在y方向上的宽度基本上等于或略大于半导体纳米结构106/107在y方向上的宽度。隔离结构126在z方向上比半导体纳米结构106/107厚。此外，隔离结构126在z方向上比位于顶部半导体纳米结构107和隔离结构126之间的栅极金属113的部分厚。这是因为牺牲半导体层154(参见图2a)比牺牲半导体层152厚。栅极金属112/113代替牺牲半导体纳米结构152形成。64.在一些实施例中，栅极金属112/113的结或界面出现在对应于隔离结构126的垂直中间水平的垂直高度处。栅极金属112/113的结或界面可以出现在半导体层127之间的任何垂直水平处。在不脱离本公开的范围的情况下，可以利用栅极金属112/113和隔离结构126的其他配置。65.图1c是沿着图1a的切割线1c截取的图1a的集成电路100的截面图。因此，在图1c的视图中，y轴是水平轴，而x轴延伸进出图纸。图1c的视图是从cfet 102的一侧穿过源极/漏极区域116和117的宽切割图。66.图1c示出了介电层130在y-z平面中围绕源极/漏极区域116和117，除了源极/漏极接触件118/119连接到源极/漏极区域116/117的位置。图1c还示出了层间介电层128围绕介电层130的外表面并且填充源极/漏极区域116和源极/漏极区域117之间的间隔。图1c还示出了电连接到晶体管104的源极/漏极接触件118的导电通孔142。导电通孔142可以包括钨、钛、铝、铜、氮化钛、氮化钽或其他合适的导电层。尽管在图1c中未示出，导电通孔也可以延伸穿过衬底101以接触源极/漏极接触件119的底部，以便提供与源极/漏极区域117的电连接。67.图1d是根据一些实施例的图1a的集成电路100的立体图。图1d没有示出层间介电层128或介电层130，以使得源极/漏极区域116和117的位置是显而易见的。图1d示出了半导体纳米结构106和107、围绕半导体纳米结构106和107的界面栅极介电层108和高k栅极介电层110、围绕半导体纳米结构106的栅极金属112、以及围绕半导体纳米结构107的栅极金属113。隔离结构126存在于最下半导体纳米结构106和最高半导体纳米结构107之间。栅极盖金属132在栅极金属112的顶部上是可见的。源极/漏极接触件118耦接到源极/漏极区域116。图1d还示出了高k栅极介电层110也存在于栅极金属112和113的侧壁上以及栅极金属113的底部上。衬底101还可以包括半导体层133，尽管在处理中的这一点处，也可以在形成背侧导电结构之后完全去除半导体层133。在不脱离本公开的范围的情况下，可以利用集成电路100的各种其他配置。68.图2a至图2n是根据一些实施例的在各个处理阶段处的集成电路100的截面图。图2a至图2n示出了根据一些实施例的用于形成cfet 102的工艺。如以下将进一步详细描述的，可以在堆叠的晶体管104/105之间形成隔离结构，以便确保cfet 102的期望特性。69.图2a是根据一些实施例的集成电路100的截面x视图。在图2a中，半导体鳍149包括多个半导体层150、堆叠在衬底101上的多个牺牲半导体层152、半导体层127和特殊的牺牲半导体层154。牺牲半导体层152布置在半导体层150之间。如以下将更详细描述的，最终将图案化半导体层150以形成对应于共同构成cfet 102的互补晶体管104/105的沟道区域的半导体纳米结构106/107。因此，半导体层150可以具有关于图1a和图1b的半导体纳米结构106/107描述的材料和垂直厚度。可以将半导体鳍149称为混合纳米结构，或者可以图案化半导体鳍149以形成混合纳米结构，如以下将更详细地描述。70.牺牲半导体层152包括与半导体层150的半导体材料不同的半导体材料。特别地，牺牲半导体层152包括相对于半导体层150的材料可选择性被蚀刻的材料。如以下将更详细描述的，最终将图案化牺牲半导体层152以形成牺牲半导体纳米结构。牺牲半导体纳米结构最终将由布置在半导体纳米结构106之间的栅极金属替换。在一个实例中，牺牲半导体层152可以包括单晶半导体材料，诸如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。在本文描述的示例性工艺中，牺牲半导体层152包括sige，而半导体层150包括si。在不脱离本公开的范围的情况下，可以将其他材料和配置用于牺牲半导体层152和半导体层150。71.在一些实施例中，每个半导体层150包括本征硅并且每个牺牲半导体层152包括硅锗。牺牲半导体层可以具有介于10％至35％之间的相对较低的锗浓度。这个范围内的浓度可以提供相对于半导体层150可选择性被蚀刻的牺牲半导体层152。在一些实施例中，半导体层150具有介于2nm至5nm之间的厚度。在一些实施例中，牺牲半导体层152具有介于4nm至10nm之间的厚度。在不脱离本公开的范围的情况下，可以将其他材料、浓度和厚度用于半导体层150和牺牲半导体层152。72.在一些实施例中，通过执行一系列外延生长工艺来形成半导体鳍149。第一外延生长工艺在半导体衬底101上生长最下牺牲半导体层152。第二外延生长工艺在最下牺牲半导体层152上生长最下半导体层150。执行交替的外延生长工艺以形成四个最下牺牲半导体层152和三个最下半导体层150。取决于cfet 102的下部晶体管105所需的半导体纳米结构的数量，可以形成更多或更少的牺牲半导体层152和半导体层150。73.在形成了与下部晶体管105相关的半导体层150和牺牲半导体层152之后，将形成与隔离结构126相关的层。具体地，执行外延生长工艺以形成下部半导体层127。在一个实例中，下部半导体层127是具有介于1nm至3nm之间的厚度的本征硅。在形成下部半导体层127之后，执行另一外延生长工艺以形成特殊的牺牲半导体层154。牺牲半导体层154具有相对于半导体层150和牺牲半导体层152可选择性被蚀刻的成分。在牺牲半导体层152是具有相对较低的锗浓度的硅锗的实例中，牺牲半导体层154可以包括具有相对较高的锗浓度的硅锗。在一些实施例中，牺牲半导体层154中的锗浓度大于50％。74.在一些实施例中，牺牲半导体层154中的锗浓度高于牺牲半导体层152中的锗浓度至少额外25％。例如，如果牺牲半导体层152具有35％的锗浓度，则牺牲半导体层154将具有大于或等于60％的锗浓度。在一些实施例中，牺牲半导体层154中的锗浓度比牺牲半导体层152中的锗浓度大2-5倍。在一些实施例中，牺牲半导体层154的锗浓度小于或等于80％。牺牲半导体层154可以具有介于5nm至25nm之间的厚度和介于15nm至30nm之间的长度。牺牲半导体层154的厚度大于牺牲半导体层152的厚度。牺牲半导体层152的厚度大于半导体层150的厚度。在不脱离本公开的范围的情况下，可以将其他成分、材料和厚度用于牺牲半导体层154。75.在形成牺牲半导体层154之后，执行外延生长工艺以在牺牲半导体层154上形成上部半导体层127。上部半导体层127可以具有与下部半导体层127的成分厚度基本相同的成分厚度。76.在形成牺牲半导体层154和上部半导体层127之后，形成与上部晶体管104相关的上部牺牲半导体层152和半导体层150。可以通过如关于下部半导体层150和牺牲半导体层152所描述的交替外延生长工艺来形成上部牺牲半导体层152和半导体层150。77.伪栅极结构156已形成在最高半导体层150的顶部上。伪栅极结构156可以对应于在y方向上延伸的鳍。因为晶体管102的栅电极将替换伪栅极结构156部分地形成，所以伪栅极结构156被称为伪栅极结构。78.伪栅极结构156包括介电层158。介电层158可以包括经由化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)在顶部半导体层150上生长的氧化硅薄层。介电层158可以具有介于0.2nm至2nm之间的厚度。在不脱离本公开的范围的情况下，可以将其他厚度的材料和沉积工艺用于介电层158。79.伪栅极结构156包括多晶硅层160。多晶硅层160可以具有介于20nm至100nm之间的厚度。可以通过外延生长、cvd工艺、物理气相沉积(pvd)工艺或ald工艺来沉积多晶硅层160。在不脱离本公开的范围的情况下，可以将其他厚度和沉积工艺用来沉积多晶硅层160。80.伪栅极结构156还可以包括在多晶硅层160之上的一个或多个附加介电层。在不脱离本公开的范围的情况下，可以将各种配置和材料用于伪栅极结构156。81.图2b是根据一些实施例的集成电路100的x视图。在图2b中，已在伪栅极结构156的侧壁上形成侧壁间隔件131。侧壁间隔件131可以包括多个介电层。侧壁间隔件131的每个介电层可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。可以通过cvd、pvd、ald或其他合适的工艺来沉积侧壁间隔件131的介电层。82.图2b是根据一些实施例的集成电路100的x视图。在图2b中，已经穿过半导体鳍149形成了源极/漏极沟槽164。源极/漏极沟槽164对应于将形成源极/漏极区域116和117的位置。形成源极/漏极沟槽164的蚀刻工艺蚀刻半导体层150、牺牲半导体层152、半导体层127和牺牲半导体层154以从半导体层150完全限定半导体纳米结构106和107。更具体地，蚀刻工艺限定了半导体纳米结构106和107的堆叠件。半导体纳米结构106对应于晶体管104的沟道区域。半导体纳米结构107对应于晶体管105的沟道区域。蚀刻工艺还从牺牲半导体层152限定了牺牲半导体纳米结构165。牺牲半导体纳米结构165布置在半导体纳米结构106之间和半导体纳米结构107之间。源极/漏极沟槽164延伸到半导体衬底101中。83.蚀刻工艺可以包括一种或多种各向异性蚀刻工艺，该一种或多种各向异性蚀刻工艺在垂直方向上选择性地蚀刻半导体层150和牺牲半导体层152的材料。蚀刻工艺可以包括单个步骤或多个步骤。蚀刻工艺可以包括一个或多个定时蚀刻。在不脱离本公开的范围的情况下，可以利用其他类型的蚀刻工艺。84.图2c是根据一些实施例的集成电路100的x视图。在图2c中，已经执行了凹进步骤以使牺牲半导体纳米结构165凹进。凹进工艺去除牺牲半导体纳米结构165的外部部分而不完全去除牺牲半导体纳米结构165。可以利用各向同性蚀刻来执行凹进工艺，该各向同性蚀刻相对于半导体纳米结构106/107、牺牲半导体层154和衬底101的材料选择性地蚀刻牺牲半导体纳米结构165的材料。各向同性蚀刻工艺可以包括定时蚀刻工艺。选择蚀刻工艺的持续时间以仅去除牺牲半导体纳米结构165的部分而不完全去除牺牲半导体纳米结构165。蚀刻工艺的结果是在牺牲半导体纳米结构165中形成凹槽166。85.蚀刻工艺可以包括使用具有气体的干蚀刻，该气体是sf6、h2和cf4的混合物。蚀刻工艺可以以大于蚀刻牺牲半导体层154的速率的10倍的速率来蚀刻牺牲半导体纳米结构165。在不脱离本公开的范围的情况下，可以利用其他蚀刻剂和蚀刻工艺。86.图2d是根据一些实施例的集成电路100的x视图。在图2d中，已经在凹槽166中形成了内部间隔件114。可以通过在半导体纳米结构106/107的暴露侧壁上、在源极/漏极沟槽164的底部上以及在形成在牺牲半导体纳米结构165中的凹槽166中沉积介电层来形成内部间隔件114。在不脱离本公开的范围的情况下，介电层可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。可以通过cvd、pvd、ald或经由其他工艺来形成介电层。介电层的横向厚度可以介于2nm至10nm之间。在不脱离本公开的范围的情况下，可以将其他厚度、材料和沉积工艺用于介电层。87.然后执行蚀刻工艺以去除介电层的部分。蚀刻工艺限定了内部间隔件114。蚀刻工艺可以包括在所有方向上蚀刻的各向同性蚀刻工艺。各向同性蚀刻工艺是定时的，以使得除了由牺牲半导体纳米结构165中的凹槽166导致的横向厚度增加的位置之外的所有位置处去除介电层。结果是内部间隔件114保留在牺牲半导体纳米结构165中的凹槽166处。在不脱离本公开的范围的情况下，可以利用其他工艺来形成内部间隔件114。88.图2e是根据一些实施例的集成电路100的x视图。在图2e中，已经执行了蚀刻工艺来从半导体层127之间去除牺牲半导体层154。蚀刻工艺可以包括相对于半导体纳米结构106/107、半导体衬底101和牺牲半导体层165选择性地蚀刻牺牲半导体层154的各向同性蚀刻。因为牺牲半导体层154相对于牺牲半导体纳米结构165具有显著不同的锗浓度，所以可以相对于牺牲半导体纳米结构165和半导体纳米结构106/107选择性地蚀刻牺牲半导体层154。在一些实施例中，蚀刻工艺可以包括使用cf4或hbr气体的蚀刻剂的干蚀刻工艺，该cf4或hbr气体的蚀刻剂以高于半导体纳米结构106/107和半导体层127的蚀刻速率的10倍的速率来蚀刻牺牲半导体层154。在不脱离本公开的范围的情况下，可以利用其他蚀刻工艺。89.图2e中蚀刻工艺的结果是在半导体层127之间形成空隙170。如以下将更详细描述的，将形成介电层129来代替空隙170。90.图2f是根据一些实施例的集成电路100的x视图。在图2f中，已经沉积了介电层172。介电层172沉积在半导体层127之间的空隙170中、和源极/漏极沟槽164中、以及伪栅极结构156上。在不脱离本公开的范围的情况下，介电层172可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。可以使用cvd、ald或pvd来沉积介电层172。在不脱离本公开的范围的情况下，可以将其他材料和沉积工艺用于介电层172。91.图2g是根据一些实施例的集成电路100的x视图。在图2g中，介电层129已经形成在半导体层127之间。是通过对介电层172执行蚀刻工艺来形成介电层129。蚀刻工艺可以包括在向下的方向上选择性地蚀刻的各向异性蚀刻。这个蚀刻工艺从除了半导体层127之间的所有位置去除介电层172。因此，介电层129是介电层172的剩余物。介电层129和半导体层127可以共同对应于混合纳米片，该混合纳米片将有助于提供改进的栅极金属特性，如下文将更详细地描述的。92.虽然图2g示出了具有基本上垂直的侧壁的介电层129，但实际上，介电层129可以包括凹陷的侧壁。这可以是各向异性蚀刻工艺的结果。这可能是因为各向同性蚀刻工艺可能不是完全各向异性的。例如，各向异性蚀刻工艺可以在向下方向上以比在横向方向上大介于10倍至100倍之间的速率蚀刻。虽然相对较小，但在横向方向上会发生一些蚀刻，从而在介电层129中生成凹陷的凹槽。在不脱离本公开的范围的情况下，介电层129可以具有各种其他配置。93.图2h是根据一些实施例的集成电路100的x视图。在图2h中，已经在源极/漏极沟槽164中沉积了聚合物材料174的层。可选地，聚合物材料174可以由非聚合物介电材料替换。在聚合物材料174的沉积之后，执行回蚀刻工艺以将聚合物材料174的高度降低到下部半导体层127之下的水平。94.在图2h中，已经在聚合物材料174上，以及介电层129、内部间隔件114、纳米结构106和侧壁间隔件131的侧壁上沉积了介电层176。在一些实施例中，介电层176包括al2o3。可以通过cvd、pvd或ald来沉积介电层176。在不脱离本公开的范围的情况下，可以将其他材料和工艺用于介电层176。在沉积介电层176之后，执行各向异性蚀刻工艺以从聚合物材料174和伪栅极结构156的水平表面去除介电层176。95.图2i是根据一些实施例的集成电路100的x视图。在图2i中，已经去除了聚合物材料174。聚合物材料174的去除暴露了半导体纳米结构107和半导体衬底101的侧壁。在图2i中，已经在源极/漏极沟槽164中未由介电层176覆盖的位置处形成了源极/漏极区域117。可以通过从半导体纳米结构107和从半导体衬底101外延生长来形成源极/漏极区域117。源极/漏极区域117包括半导体材料。该半导体材料可以包括与半导体纳米结构107相同的半导体材料。可选地，源极/漏极区域117的半导体材料可以不同于半导体纳米结构107的半导体材料。可以在外延生长工艺期间用掺杂剂原子原位地掺杂源极/漏极区域117。在下部晶体管105为p型晶体管的实例中，可以用p型掺杂剂原子原位地掺杂源极/漏极区域117。p型掺杂剂原子可以包括硼或其他p型掺杂剂原子。96.图2j是根据一些实施例的集成电路100的x视图。在图2j中，已经去除了介电层176。已经沉积了介电层180。还沉积了聚合物材料182的层。介电层180可以包括与介电层176相同的材料。聚合物材料182可以具有与聚合物材料174相同的材料。还执行了回蚀刻工艺以将介电层180和聚合物材料182的高度降低至暴露半导体纳米结构106的侧壁。97.图2k是根据一些实施例的集成电路100的x视图。在图2k中，已经在介电层180和聚合物材料182之上的源极/漏极沟槽164中形成了源极/漏极区域116。可以通过从半导体纳米结构106外延生长来形成源极/漏极区域116。源极/漏极区域116包括半导体材料。该半导体材料可以包括与半导体纳米结构106相同的半导体材料。可选地，源极/漏极区域116的半导体材料可以不同于半导体纳米结构106的半导体材料。可以在外延生长工艺期间用掺杂剂原子原位地掺杂源极/漏极区域116。在上部晶体管104为n型晶体管的实例中，可以用n型掺杂剂原子原位地掺杂源极/漏极区域116。n型掺杂剂原子可以包括磷或其他n型掺杂剂原子。98.图2l是根据一些实施例的集成电路100的x视图。在图2l中，已经去除了聚合物材料182和介电层180。已经用共形沉积工艺沉积了介电层130。介电层130沉积在内部间隔件114、半导体层127以及源极/漏极区域116和源极/漏极区域117之间的介电层129的暴露侧壁上。介电层130也沉积在源极/漏极区域117的顶表面上、源极/漏极区域116的底表面、侧面和顶表面上以及伪栅极结构156的侧壁间隔件131上。可以通过cvd、ald或其他合适的工艺来沉积介电层130。介电层130可以包括接触蚀刻停止层(cesl)。介电层130可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料中的一种或多种。99.已经沉积了层间介电层128来覆盖介电层130。层间介电层128可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料中的一种或多种。可以通过cvd、pvd或ald来沉积层间介电层。在不脱离本公开的范围的情况下，可以将其他材料和尺寸用于介电层128和130。100.图2m是根据一些实施例的集成电路100的x视图。图2m的x视图相对于图2l被横向扩展，从而显示横向相邻的晶体管的部分。已经去除了伪栅极结构156。在去除伪栅极结构156之后，使用相对于半导体纳米结构106/107选择性地去除牺牲半导体纳米结构165的蚀刻工艺来去除牺牲半导体纳米结构165。101.在去除牺牲半导体纳米结构165之后，在牺牲半导体纳米结构165所在的位置留有间隙。暴露了半导体纳米结构106/107。然后围绕半导体纳米结构106/107沉积界面栅极介电层108和高k栅极介电层110。界面栅极介电层108可以包括厚度介于至之间的氧化硅。高k栅极介电层110沉积在界面栅极介电层108上并且可以包括氧化铪。高k介电层可以具有介于至之间的厚度。可以通过ald、cvd或pvd来沉积栅极介电层108和110的材料。在不脱离本公开的范围的情况下，可以将其他结构、材料、厚度和沉积工艺用于栅极介电层。102.在半导体纳米结构106/107周围沉积界面栅极介电层108和高k栅极介电层110之后，沉积栅极金属113。可以通过pvd、cvd、ald或其他合适的工艺来沉积栅极金属113。选择栅极金属113的材料或多种材料以提供关于p型晶体管105的半导体纳米结构107的期望功函数。在一个实例中，栅极金属113包括钛铝。然而，在不脱离本公开的范围的情况下，可以将其他导电材料用于栅极金属113。103.当最初沉积栅极金属113时，栅极金属113围绕半导体纳米结构106和半导体纳米结构107。然而，栅极金属113具有为下部晶体管105提供期望功函数的材料，而栅极金属113可能不为上部晶体管104提供期望功函数。因此，执行回蚀刻工艺。回蚀刻工艺将栅极金属113去除到远在最下半导体纳米结构106之下的水平。在一些实施例中，回蚀刻工艺将栅极金属113去除到介电层129的大约垂直中间的水平。104.因为存在介电层129，所以回蚀刻工艺可以具有从直接位于介电层129和最下半导体纳米结构106之间可靠地去除的所有栅极金属113而不从最高半导体纳米结构107和介电层129之间去除栅极金属113的持续时间。结果是栅极金属113不会干扰上部晶体管104的功函数。105.在栅极金属113的回蚀刻工艺之后，沉积栅极金属112。可以使用ald、pvd、cvd或其他合适的沉积工艺来沉积栅极金属112。在一个实例中，栅极金属112包括氮化钛。可选地，栅极金属112可以包括任何其他合适的导电材料。栅极金属112围绕半导体纳米结构106。特别地，栅极金属112与半导体纳米结构106周围的高k栅极电介质110接触。选择栅极金属112的材料以为晶体管104提供期望的功函数。106.在栅极金属112的沉积之后，执行回蚀刻工艺以降低顶部半导体纳米结构106之上的栅极金属112的高度。在栅极金属112的回蚀刻工艺之后，栅极盖金属132沉积在栅极金属112上。栅极盖金属132可以包括钨、无氟钨或其他合适的导电材料。可以通过pvd、cvd、ald或其他合适的沉积工艺来沉积栅极盖金属132。栅极盖金属132可以具有介于1nm至10nm之间的垂直厚度。在不脱离本公开的范围的情况下，可以利用其他尺寸。107.在沉积栅极盖金属132之后，沉积介电层134。介电层134可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料。可以通过pvd、cvd、ald或其他合适的沉积工艺来沉积介电层134。108.图2n是根据一些实施例的集成电路100的x视图。在图2n中，已经形成了源极/漏极接触件118。在形成源极/漏极接触件118之前，可以通过蚀刻穿过源极/漏极区域116之上的介电层128和130来暴露源极/漏极区域116。109.源极/漏极接触件118可以包括硅化物120。硅化物120形成在源极/漏极区域116的顶部处。硅化物120可以包括硅化钛、硅化铝、硅化镍、硅化钨或其他合适的硅化物。源极/漏极接触件118还可以包括布置在硅化物120上的导电层122。导电层可以包括氮化钛、氮化钽、钛、钽或其他合适的导电材料。源极/漏极接触件118还可以包括位于导电层122上的导电层124。导电层124可以包括导电材料，诸如钨、钴、钌、钛、铝、钽或其他合适的导电材料。在不脱离本公开的范围的情况下，可以将其他材料和配置用于源极/漏极接触件118。在形成源极/漏极接触件118之后，可以执行化学机械平坦化(cmp)工艺。110.在形成源极/漏极接触件118之后，可以形成源极/漏极接触件119。形成源极/漏极接触件119可以包括翻转集成电路100以使得衬底101的底部暴露。然后可以穿过衬底101形成沟槽来暴露源极/漏极区域117。然后在穿过衬底101的沟槽中形成源极/漏极接触件119。111.源极/漏极接触件119可以包括硅化物121。硅化物121形成在源极/漏极区域117的底部处。硅化物121可以包括硅化钛、硅化铝、硅化镍、硅化钨或其他合适的硅化物。源极/漏极接触件119还可以包括布置在硅化物121上的导电层123。导电层可以包括氮化钛、氮化钽、钛、钽或其他合适的导电材料。源极/漏极接触件119还可以包括位于导电层123上的导电层125。导电层125可以包括导电材料，诸如钨、钴、钌、钛、铝、钽或其他合适的导电材料。在不脱离本公开的范围的情况下，可以将其他材料和配置用于源极/漏极接触件119。112.在形成源极/漏极接触件119之后，可以执行cmp工艺。在cmp工艺之后，可以通过一个或多个蚀刻工艺基本上去除衬底101的材料。然后可以在源极/漏极接触件119的侧壁上和集成电路100的暴露部分上沉积介电层138。介电层138可以包括cesl层。介电层138可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料中的一种或多种。113.已经沉积了层间介电层136以覆盖介电层138。层间介电层136可以包括氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料或其他介电材料中的一种或多种。可以通过cvd、pvd或ald来沉积层间介电层。在不脱离本公开的范围的情况下，可以将其他材料和尺寸用于介电层136和138。然后可以执行cmp工艺。114.在图2n中，已经形成了cfet 102。cfet 102包括上部晶体管104和下部晶体管105。介电层129布置在最下半导体纳米结构106和最高半导体纳米结构107之间。在本文给出的实例中，晶体管104为n型晶体管并且晶体管105为p型晶体管。然而，在其他实施例中，晶体管104可以为p型晶体管并且晶体管105可以为n型晶体管。115.图2n的集成电路100基本上对应于图1a至图1d的集成电路100。因此，可以利用图1b和图1c的y视图以及图1d的立体图来理解图2n的集成电路100的其他方面。116.图3a是根据一些实施例的集成电路100的x视图。该集成电路100处于基本上对应于图2g所示的处理阶段的处理阶段。然而，图3a示出了在介电层129中已经形成了凹槽184。凹槽对应于介电层129的凹陷侧壁。117.图3b是根据一些实施例的集成电路100的x视图。该集成电路100处于基本上对应于图2n所示的处理阶段的处理阶段。然而，介电层129中的凹槽184导致了介电层130中的突起186。介电层130中的突起186延伸到凹槽184中。因此，介电层130的部分在半导体层127之间延伸。118.图4a是根据一些实施例的集成电路100的x视图。该集成电路100处于基本上对应于图2f所示的处理阶段的处理阶段。然而，图4a示出了已经沉积了第一介电层190和第二介电层192，而不是图2f的单个介电层172。第一介电层190形成在顶部半导体层127的底表面上和底部半导体层127的顶表面上。然而，介电层190没有完全填充空隙170。第二介电层192形成在介电层190上。第二介电层192填充空隙170的剩余部分。119.在一些实施例中，介电层190包括氧化硅，并且介电层192包括氮化硅。介电层192可以包括比介电层190更硬的材料。可以通过ald、cvd、pvd或其他合适的沉积工艺来沉积介电层190和192。在不脱离本公开的范围的情况下，可以将其他材料和沉积工艺用于介电层190和192。120.图4b是根据一些实施例的集成电路100的x视图。在图4b中，已经执行了各向异性蚀刻工艺来从除了空隙170之外的所有位置去除介电层190和192。在蚀刻工艺之后，留下介电层129。介电层129包括顶部层194、介电层196和底部层198。顶部层194和底部层198是介电层190的剩余物。介电层196是介电层192的剩余物。蚀刻工艺在介电层129的介电层194、198的端部中留下相对较小的凹槽197。因为介电层196更能抵抗蚀刻工艺，所以介电层196中很少或没有发生凹进。121.图4c是根据一些实施例的集成电路100的x视图。集成电路100处于基本上对应于图2n所示的处理阶段的处理阶段。然而，图4c的介电层129包括三个介电层194、196和198。122.图5是说明由于介电层129的存在而产生的性能益处的曲线图。曲线图的水平轴对应于以纳米为单位的cfet 102的两个晶体管之间的分隔距离(np间隔)，由符号x表示。在一些实施例中，x为约20nm，然而，在不脱离本公开的范围的情况下，可以利用其他值。曲线图500的纵轴对应于cfet在vdd下的速度性能。曲线502对应于具有介电层129的cfet 102。123.曲线504对应于不包括介电层129的cfet。在不包括隔离结构(诸如位于上部晶体管和下部晶体管之间的介电层129)的cfet中，下部晶体管的一些栅极金属可以邻接上部晶体管的最下纳米结构周围的栅极电介质。这会干扰上部晶体管的功函数。可以看出，在约1.5x nm处，曲线502和504之间存在1％的差值。在约2.5x nm处，曲线502和504之间存在2％的差值。因此，介电层129的存在对cfet 102的整体性能非常有利。124.图6是根据一些实施例的方法600的流程图。方法600可以利用关于图1a至图5描述的组件、系统和工艺。在602处，方法600包括形成对应于第一晶体管的沟道区域的第一半导体纳米结构。第一半导体纳米结构的一个实例是图1a的半导体纳米结构107。第一晶体管的一个实例是图1a的晶体管105。在604处，方法600包括在第一半导体纳米结构之上形成第一牺牲半导体纳米结构。第一牺牲半导体纳米结构的一个实例是图2a的牺牲半导体纳米结构154。在606处，方法600包括在第一牺牲半导体纳米结构之上形成第二半导体纳米结构，并且第二半导体纳米结构对应于第二晶体管的沟道区域。第二半导体纳米结构的一个实例是图1a的第二半导体纳米结构106。在608处，方法600包括用介电层替换第一牺牲半导体纳米结构。介电层的一个实例是图1a的介电层129。在610处，方法600包括形成围绕第一半导体纳米结构的第一栅极金属。第一栅极金属的一个实例是图1a的栅极金属113。在612处，方法600包括形成第二栅极金属，该第二栅极金属围绕第二半导体纳米结构并且在介电层的横向位置处与第一栅极金属接触。第二栅极金属的一个实例是图1a的栅极金属112。125.本发明的实施例提供了具有cfet的集成电路，该cfet具有改进的电特性。cfet包括垂直堆叠在第二晶体管上的第一晶体管。第一晶体管和第二晶体管各自具有多个半导体纳米结构，该多个半导体纳米结构充当第一晶体管和第二晶体管的沟道区域。第一栅极金属围绕第一晶体管的半导体纳米结构。第二栅极金属围绕第二晶体管的半导体纳米结构。cfet包括布置在第一晶体管的最下半导体纳米结构和第二晶体管的最高半导体纳米结构之间的隔离结构。隔离结构的存在有助于确保在第一晶体管的最下半导体纳米结构周围不会存在第二晶体管的栅极金属的任何不期望的剩余物。126.这有助于确保第二晶体管的栅极金属不会干扰第一晶体管的功函数。结果是第一晶体管的阈值电压不会受到第二晶体管的栅极金属的不利影响。此外，隔离结构的存在可以降低第一晶体管和第二晶体管的栅漏电容。这产生功能更好的cfet、功能更好的集成电路和更高的晶圆良率。127.在一些实施例中，集成电路包括第一晶体管。第一晶体管包括对应于第一晶体管的沟道区域的第一半导体纳米结构和围绕第一半导体纳米结构的第一栅极金属。该集成电路包括第二晶体管，该第二晶体管包括位于第一半导体纳米结构之上并且对应于第二晶体管的沟道区域的第二半导体纳米结构以及围绕第二半导体纳米结构的第二栅极金属。集成电路包括位于第一半导体纳米结构和第二半导体纳米结构之间的介电层。第一栅极金属在低于介电层的顶表面的高度处接触第二栅极金属。128.在一些实施例中，该集成电路包括位于第一半导体纳米结构和第二半导体纳米结构之间的隔离结构，并且隔离结构包括：介电层；第一半导体层，位于介电层之上并且与介电层接触；以及第二半导体层，位于介电层之下并且与介电层接触。129.在一些实施例中，第一半导体层和第二半导体层各自所具有的垂直厚度小于第一半导体纳米结构的垂直厚度。130.在一些实施例中，该集成电路包括布置在第一半导体纳米结构、第二半导体纳米结构和隔离结构上的栅极介电层。131.在一些实施例中，介电层所具有的垂直厚度大于第一半导体纳米结构的垂直厚度。132.在一些实施例中，介电层具有凹陷的侧壁。133.在一些实施例中，介电层包括：第一介电子层；第二介电子层，位于第一介电子层上并且具有与第一介电子层不同的材料；以及第三介电子层，位于第二介电子层上并且具有与第一介电子层相同的材料。134.在一些实施例中，第一栅极金属和第二栅极金属的接触高度高于介电层的底表面。135.在一些实施例中，介电层所具有的横向宽度基本上等于第一半导体纳米结构的横向宽度。136.在一些实施例中，该集成电路包括：第一晶体管的第一源极/漏极区域，耦接到第一半导体纳米结构；第二晶体管的第二源极/漏极区域，位于第一半导体纳米结构之上并且耦接到第二半导体纳米结构；以及介电结构，位于第一源极/漏极区域和第二源极/漏极区域之间并且与第一源极/漏极区域、第二源极/漏极区域和介电层接触。137.在一些实施例中，一种方法包括形成对应于第一晶体管的沟道区域的第一半导体纳米结构，在第一半导体纳米结构之上形成第一牺牲半导体纳米结构，以及在第一牺牲半导体纳米结构之上形成第二半导体纳米结构，并且第二半导体纳米结构对应于第二晶体管的沟道区域。该方法包括用介电层替换第一牺牲半导体纳米结构，形成围绕第一半导体纳米结构的第一栅极金属，以及形成围绕第二半导体纳米结构第二栅极金属，并且第二栅极金属从介电层横向的位置处接触第一栅极金属。138.在一些实施例中，第一牺牲半导体纳米结构在垂直方向上比第一半导体纳米结构和第二半导体纳米结构厚。139.在一些实施例中，该方法包括：用第一栅极金属替换第一半导体纳米结构和第一牺牲半导体纳米结构之间的第二牺牲半导体纳米结构；以及用第二栅极金属替换第二半导体纳米结构和第一牺牲半导体纳米结构之间的第三牺牲半导体纳米结构。140.在一些实施例中，第一牺牲半导体纳米结构在垂直方向上比第二牺牲半导体纳米结构和第三牺牲半导体纳米结构厚。141.在一些实施例中，第一牺牲半导体纳米结构为硅锗，其中，第二牺牲半导体纳米结构和第三牺牲半导体纳米结构为具有比第一牺牲半导体纳米结构低的锗浓度的硅锗。142.在一些实施例中，第一半导体纳米结构和第二半导体纳米结构为本征硅。143.在一些实施例中，该方法包括：形成与第一半导体纳米结构接触的第一晶体管的第一源极/漏极区域；以及形成位于第一源极/漏极区域之上并且与第二半导体纳米结构接触的第二晶体管的第二源极/漏极区域。144.在一些实施例中，集成电路包括互补场效应晶体管，该互补场效应晶体管包括第一晶体管和第二晶体管，第一晶体管具有对应于第一晶体管的沟道区域的第一半导体纳米结构，第二晶体管具有位于第一半导体纳米结构之上并且对应于第二晶体管的沟道区域的第二半导体纳米结构。互补场效应晶体管包括隔离结构，该隔离结构包括位于第一半导体纳米结构和第二半导体纳米结构之间的介电层。145.在一些实施例中，该集成电路，包括：第一栅极金属，围绕第一半导体纳米结构并且具有低于隔离结构的顶部的顶表面；以及第二栅极金属，位于第一栅极金属之上并且围绕第二半导体纳米结构，并且第二栅极金属具有高于隔离结构的底部的底表面。146.在一些实施例中，隔离结构包括：第一半导体层，位于介电层和第一半导体纳米结构之间；以及第二半导体层，位于介电层和第二半导体纳米结构之间，其中，第一半导体层和第二半导体层均比第一半导体纳米结构薄。147.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。









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