感测放大器布局设计以及相关设备和方法与流程 专利技术说明

信息存储应用技术感测放大器布局设计以及相关设备和方法1.优先权主张2.本技术案主张2021年12月10日申请的“感测放大器布局设计以及相关设备和方法(sense amplifier layout designs and related apparatuses and methods)”的美国专利申请案序列号17/547,574的申请日的权益，其公开内容由此以全文引用的方式并入本文中。技术领域3.本公开大体上涉及感测放大器布局设计，且更具体来说，涉及包括与交叉耦合的晶体管对共享连续活性材料的感测放大器控制晶体管的感测放大器布局设计。背景技术：4.对越来越小的集成电路装置的需求促使半导体装置设计者在集成电路装置中使用最小的装置节距和间距。管控这些集成电路装置的设计标准的实体要求集成电路装置设计者满足各种需求。在许多情况下，这些需求可能是关于给定的集成电路装置可能有多小的限制因素。技术实现要素：5.在一些实施例中，一种设备包含感测放大器的交叉耦合的上拉晶体管对、感测放大器的交叉耦合的下拉晶体管对、将交叉耦合的上拉晶体管对电连接到交叉耦合的下拉晶体管对的导电线对，以及与交叉耦合的上拉晶体管对或交叉耦合的下拉晶体管对中的一个共享连续活性材料的感测放大器控制晶体管。6.在一些实施例中，操作感测放大器的方法包含通过断言感测放大器控制晶体管的共享控制栅极端子与交叉耦合的下拉晶体管对共享连续活性材料并且将预充电电压电势施加到导电线对，以此将位线对和导电线对预充电，所述导电线对将感测放大器的交叉耦合的上拉晶体管对电连接到感测放大器的交叉耦合的下拉晶体管对。所述方法还包含将存储器单元电连接到经预充电的位线对，并且放大通过存储器单元递送到位线对的电荷。7.在一些实施例中，一种设备包含第一感测放大器和第二感测放大器。所述第一感测放大器包含第一交叉耦合的上拉晶体管对、第一交叉耦合的下拉晶体管对，以及与第一交叉耦合的下拉晶体管对共享第一连续活性材料的第一感测放大器控制晶体管集。所述第二感测放大器包含第二交叉耦合的上拉晶体管对、第二交叉耦合的下拉晶体管对，以及与第二交叉耦合的下拉晶体管对共享第二连续活性材料的第二感测放大器控制晶体管集。附图说明8.虽然本公开利用确切地指出且清楚地主张特定实施例的权利要求进行总结，但本公开范围内的实施例的各种特征和优势可在结合附图阅读时从以下描述更轻松地确定，在附图中：9.图1是根据一些实施例的感测放大器的实例的示意图；10.图2是根据一些实施例的感测放大器的另一实例的示意图；11.图3a是根据一些实施例的集成电路装置部分的布局设计的俯视图；12.图3b、图3c和图3d说明用于电连接图3a的集成电路装置部分的交叉耦合的上拉晶体管对、交叉耦合的下拉晶体管对和感测放大器控制晶体管集的互连材料；13.图4a是图3a、图3b、图3c和图3d的集成电路装置部分的子部分的布局设计的俯视图；14.图4b、图4c和图4d说明图3b、图3c和图3d的用于图3a的集成电路装置部分的子部分的互连材料；15.图5是根据一些实施例的另一集成电路装置部分的布局设计的俯视图；16.图6是根据一些实施例的鳍式场效晶体管(finfet)的透视图；17.图7是根据一些实施例的共享连续活性材料的finfet的透视图；18.图8是说明根据一些实施例的操作感测放大器(例如，图1、图2、图4a或图5的感测放大器)的方法的流程图；19.图9是根据一些实施例的半导体装置的框图；和20.图10是根据一些实施例的计算系统的框图。具体实施方式21.在以下详细描述中，参考附图，附图形成本公开的一部分且其中借助于图示来展示其中可实践本公开的实施例的特定实例。足够详细地描述这些实施例，以使得所属领域的一般技术人员能够实践本公开。然而，可利用本文所实现的其它实施例，且可在不脱离本公开的范围的情况下进行结构、材料和过程改变。22.本文呈现的图示并不意图为任何特定方法、系统、装置或结构的实际视图，而是仅为用于描述本公开的实施例的理想化表示。在一些情况下，各个附图中的相似结构或组件可保持相同或相似编号以便利读者；然而，编号的相似性不一定意味着结构或组件的大小、组成、配置或任何其它性质是相同的。23.以下描述可以包含实例以有助于使本领域的普通技术人员能够实践所公开的实施例。术语“示范性”、“举例来说”和“例如”的使用意味着相关描述是解释性的，且虽然本公开的范围既定涵盖实例和合法等效物，但此类术语的使用并不希望将实施例或本公开的范围限制于指定的组件、步骤、特征、功能等。24.将容易理解，如本文中大体描述且在附图中示出的实施例的组件可以以各种各样不同的配置来布置和设计。因此，对各种实施例的以下描述并不旨在限制本公开的范围，而是仅表示各种实施例。虽然可能在图式中呈现了实施例的各个方面，但是除非特别地指示，否则图式未必按比例绘制。25.此外，除非本文另外规定，否则展示和描述的特定实施方案仅是实例且不应被理解为实施本公开的仅有方式。元件、电路和功能可以框图形式展示以免因不必要的细节混淆本公开。相反，除非本文另外规定，否则展示和描述的特定实施方案仅是示例性的且不应被理解为实施本公开的仅有方式。另外，各种块之间的块定义和逻辑划分是特定实施方案的示范。对于所属领域的一般技术人员来说将显而易见的是，可通过许多其它划分解决方案来实践本公开。在很大程度上，已省略关于定时考虑因素等的细节，其中此类细节对于完全理解本公开是不必要的且在相关领域的一般技术人员的能力内。26.所属领域的一般技术人员将理解，可使用多种不同技术和技艺中的任一个来表示信息和信号。一些附图可出于呈现和描述的清楚起见将信号说明为单个信号。所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有多种位宽度，且本公开可在包含单个数据信号的任何数目的数据信号上实施。27.结合本文公开的实施例描述的各种说明性逻辑块、模块和电路可通过通用处理器、专用处理器、数字信号处理器(dsp)、集成电路(ic)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述功能的任何组合来实施或执行。通用处理器(在本文中也可称作主机处理器或简单地称为主机)可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合，例如dsp与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器，或任何其它此配置。包含处理器的通用计算机在所述通用计算机经配置以执行与本公开的实施例有关的计算指令(例如，软件代码)时被视为专用计算机。28.可根据描绘为流程图(flowchart)、流程图式(flow diagram)、结构图或框图的过程描述实施例。虽然流程图可将操作动作描述为顺序过程，但这些动作中的许多可以另一顺序、并行地或大体上同时进行。此外，可以重新布置动作的次序。过程可以对应于方法、线程、函数、程序、子例程、子程序、其它结构或其组合。此外，本文所公开的方法可以硬件、软件或这两者实施。如果以软件实施，那么可将功能作为一或多个指令或代码在计算机可读媒体上存储或发射。计算机可读媒体包含计算机存储媒体与通信媒体两者，通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。29.本文使用例如“第一”、“第二”等标示对元件的任何提及并不限制那些元件的数量或次序，除非明确地陈述此类限制。实际上，这些名称可在本文中用作区别两个或两个以上元素或元素实例的方便的方法。因此，对第一及第二元件的参考不意味着此处可采用仅两个元件或第一元件必须以某一方式在第二元件之前。另外，除非另外说明，否则一组元件可以包含一或多个元件。30.如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、性质或条件符合小变异度(例如，在可接受的制造容差内)的程度。借助于实例，视大体上满足的特定参数、性质或条件而定，所述参数、性质或条件可至少90％满足、至少95％满足或甚至至少99％满足。31.如本文中所使用，术语“导电材料”指在室温(大致20摄氏度)下具有大于大致104s/cm(106s/m)的导电性的材料。导电材料的实例包含金属(例如，钨(w)、钛(ti)、钼(mo)、铌(nb)、钒(v)、铪(hf)、钽(ta)、铬(cr)、锆(zr)、铁(fe)、钌(ru)、锇(os)、钴(co)、铑(rh)、铱(ir)、镍(ni)、钯(pa)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al))、合金(例如，基于co的合金、基于fe的合金、基于ni的合金、基于fe和ni的合金、基于co和ni的合金、基于fe和co的合金、基于co和ni和fe的合金、基于al的合金、基于cu的合金、基于镁(mg)的合金、基于ti的合金、钢、低碳钢、不锈钢)、含金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)、导电掺杂的半导体材料(例如，导电掺杂的多晶硅、导电掺杂的锗(ge)、导电掺杂的硅锗(sige))，或其组合。另外，“导电结构”是指由导电材料形成并且包含导电材料的结构。32.如本文中所使用，术语“绝缘材料”指在室温下具有小于大致10-8西门子/厘米(s/cm)的导电性的材料。“绝缘材料”的实例包含至少一种介电氧化物材料(例如，氧化硅(siox)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(alox)、氧化铪(hfox)、氧化铌(nbo-x-)、氧化钛(tiox)、氧化锆(zrox)、氧化钽(taox)和氧化镁(mgox)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(siny))、至少一种介电氮氧化物材料(例如，氮氧化硅(sioxny))、至少一种介电碳氧化物材料(例如，碳氧化硅(sioxcy))、至少一种氢化介电碳氧化物材料(例如，氢化碳氧化硅(sicxoyhz))、至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(sioxczny))，或其组合。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，siox、alox、hfox、nbo-x、tiox、siny、sioxny、sioxcy、sicxoyhz、sioxczny)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，si、al、hf、nb、ti)的每一个原子的平均比的材料。由于化学式表示相对原子比而非严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文所用，术语“非化学计量化合物”意指并包含具有某一元素组成的化合物，所述元素组成无法由定义明确的自然数的比表示并且违反定比定律和倍比定律。此外，“绝缘结构”意指且包含由绝缘材料形成及包含绝缘材料的结构。33.如本文中所使用，术语“半导体材料”指具有介于绝缘材料的导电性和导电材料的导电性之间的导电性的材料。举例来说，半导体材料可在室温下具有介于约10-8西门子/厘米(s/cm)与约104s/cm(106s/m)之间的导电性。半导体材料的实例包含在元素周期表的iv列中找到的元素，例如硅(si)、锗(ge)和碳(c)。半导体材料的其它实例包含化合物半导体材料，例如但不限于二元化合物半导体材料(例如，砷化镓(gaas))、三元化合物半导体材料(例如，alxga1-xas)和四元化合物半导体材料(例如，gaxin1-xasyp1-y)。化合物半导体材料可包含(但不限于)来自元素周期表的列iii和v(iii-v半导体材料)或来自元素周期表的列ii和vi(ii-vi半导体材料)的元素的组合。半导体装置通常包含晶体半导体材料。借助于非限制性实例，晶体管和二极管包含晶体半导体材料。34.如本文所使用，术语“单晶半导体材料”是指包含布置在大体上连续的晶格中的粒子(例如，原子、分子)的半导体材料，所述晶格在半导体材料内大体上不含晶界。半导体材料的衬底可包含单晶半导体材料，例如单晶硅。包含单晶半导体材料的衬底可充当本文所公开的各种装置和结构的衬底材料。35.如本文所使用，术语“多晶半导体材料”是指包含半导体材料的多个晶体(有时被称为微晶或晶粒)的半导体材料。与单晶半导体材料相比，多晶半导体材料在半导体材料内包含晶界。多晶硅，也称为“多晶硅(polysilicon/poly)”，为多晶半导体材料的实例。36.如本文所使用，术语“本征半导体材料”指杂质密度相对较小(例如，相较于室温下的热产生导致的电子和空穴密度，杂质密度较低)的半导体材料。37.如本文所使用，术语“掺杂半导体材料”指引入的杂质密度高于本征半导体材料(例如，比由在室温下的热产生导致的电子和空穴密度高的杂质密度)的半导体材料。掺杂半导体材料可主要掺杂有施主杂质，例如但不限于磷(p)、锑(sb)、铋(bi)和砷(as)。半导体材料的晶格中的每一施主杂质添加自由电子，相对于半导体材料的本征形式这增加了半导体材料的电导率。已主要掺杂有施主杂质的掺杂半导体材料在本文中被称作“n型半导体材料”。掺杂半导体可实际上主要掺杂有三价或受主杂质，例如但不限于硼(b)、铟(in)、铝(al)和镓(ga)。半导体材料的晶格中的每一三价或受主杂质添加电子空穴(在本文中被称作“空穴”)，相对于半导体材料的本征形式，这增加了半导体材料的电导率。已主要掺杂有三价或受主杂质的掺杂半导体材料在本文中被称作“p型半导体材料”。38.如本文中所使用，术语“活性材料”是指已经掺杂以充当金属氧化物半导体(mos)场效应晶体管(fet)(mosfet)中的沟道材料的半导体材料。具有已主要以供体杂质掺杂的沟道材料的mosfet晶体管在本文中被称作n型mos(nmos)晶体管，因为充当用于nmos晶体管的沟道材料的活性材料包含n型半导体材料。类似地，具有已主要以三价或受体杂质掺杂的沟道材料的mosfet晶体管在本文中被称作p型mos(pmos)晶体管，因为充当用于pmos晶体管的沟道材料的活性材料包含p型半导体材料。39.如本文中所使用，术语“连续活性材料”指由活性材料形成并且包含活性材料的不间断结构，且不具有将连续活性材料的部分完全隔离或分段的其它材料的插入结构。举例来说，共享连续活性材料的多个finfet可共享延伸穿过多个finfet的共同鳍片。40.finfet是包含鳍状活性材料或“鳍片”和处于鳍片的至少两个侧上的栅极材料的mosfet晶体管的实例。一些finfet包含处于鳍片的三个侧上，例如鳍片的横向侧和顶侧上的栅极材料。一般来说，finfet可比平面晶体管小(例如，占据更小芯片面积)。因此，finfet可用以帮助满足越来越小的集成电路装置的持续需求。41.管控制造各种集成电路装置的标准的实体可能需要对包含finfet的集成电路装置的布局和过程有独特的限制条件。可受这类独特限制条件影响的一种特定类型的集成电路装置设计是包含互补金属氧化物半导体(cmos)节距单元的动态随机存取存储器(dram)集成电路装置。举例来说，管控这类dram集成电路装置设计的标准可能禁止使用多晶硅有源栅极上接触(coag)材料。因此，并非针对晶体管的活性材料正上方的栅极材料的接触设计，而是栅极材料从活性材料向远处延伸到原本可用的芯片区域中，在所述芯片区域中接触栅极材料。在给定此coag禁止的情况下，对于具有许多小装置的单元，可能尤其难以实现小芯片区域，这是因为与闸极材料接触会占用相对大量的芯片区域。作为另一实例，管控dram集成电路装置设计的标准可能需要finfet的鳍片全部跨整个半导体裸片彼此平行地延伸。这些标准还可能需要栅极材料线(例如，多晶硅线)全部沿一个方向，但沿垂直于finfet的鳍片的方向延伸。因此，可能不使用双向栅极材料线，这可是由coag禁止引起的布局设计困难加剧。作为另外的非限制性实例，管控dram集成电路装置设计的标准可能需要沿鳍片方向用于主动隔离的单或双扩散中断部。这些扩散中断部的导电材料线可占据原本可用以减小芯片大小或包含额外装置的芯片区域。因此，遵循这些限制条件包含finfet的感测放大器设计布局可比包含平面晶体管的感测放大器设计占据更多面积。42.归因于感测放大器的特定复杂性，再考虑到这些需求，设计dram存储器装置的感测放大器的布局可能是尤其困难的。感测放大器不仅可包含两对交叉耦合的晶体管(例如，交叉耦合的上拉晶体管对和交叉耦合的下拉晶体管对)，而且感测放大器还可包含额外晶体管。借助于非限制性实例，感测放大器可包含用以在存取电连接到位线的存储器单元之前将位线预充电的感测放大器控制晶体管。如果这些晶体管中的每一个包含从原本可用的芯片区域中的晶体管活性材料偏移的栅极触点，那么可引起显著的面积损失。此面积也可由于垂直于所有平行活性材料(例如，鳍片)的所有平行栅极材料的需求而复杂化。43.在遵循coag禁止、对平行鳍片的需求和对垂直于鳍片的平行栅极材料的需求的不旋转感测放大器配置(晶体管栅极材料线与dram存储器的位线大体上平行)中，鳍片可斜投到子字驱动器(swd)中的阵列且栅极材料线可投到感测放大器中的阵列。然而，这类不旋转配置可引起相对大数目的栅极材料线触点。不旋转配置也可对coag禁止敏感，并且可能需要单扩散屏障主动隔离，所述单扩散屏障主动隔离通常被视为比双扩散屏障主动隔离更不合乎需要。此外，不旋转配置的按比例缩放可能不会超过160倍。44.相比之下，在旋转感测放大器配置(晶体管栅极材料线大体上垂直于dram存储器的位线)中，栅极材料线可投到swd中的阵列且鳍片可投到感测放大器中的阵列。然而，旋转感测放大器还可引起相对大数目的多触点，且可对coag禁止敏感(感测放大器节距和高度增加)。虽然可使用双扩散屏障隔离，但双扩散屏障隔离与单扩散屏障主动隔离相比可引起大了大致30％的芯片面积消耗。旋转感测放大器配置可与较弱的按比例缩放路径相关联。另外，旋转感测放大器配置可迫使设计比不旋转感测放大器配置更大的swd。45.根据各种实施例，混合式旋转感测放大器配置降低与coag禁止、对平行鳍片的需求、对垂直于鳍片的平行栅极材料(例如，多线)的需求和对活性材料扩散中断部的需求相关联的一些芯片面积损失。将交叉耦合的上拉晶体管对的漏极端子电连接到交叉耦合的下拉晶体管对的漏极端子的导电线可垂直于位线延伸(类似于旋转感测放大器)，但栅极材料线可与位线平行地延伸(类似于不旋转感测放大器)。旋转感测放大器特征和不旋转感测放大器特征的此组合产生根据本文中所公开的各种实施例的混合式旋转感测放大器。46.在一些实施例中，连续活性材料可在感测放大器的晶体管之间共享(有时被称为“共享活性材料”、“共享鳍片”或“共享扩散")，栅极材料线可在不同感测放大器的晶体管之间共享(有时被称为“多个共享”)，且交叉耦合的晶体管对的源极端子可在交叉耦合的不同感测放大器对之间共享(在本文中有时被称作“共享rnl”或“共享act”)。在一些实施例中，这些特征的共享相较于不旋转和旋转感测放大器配置可引起感测放大器装置的面积消耗减小大致15％。如果需要coag禁止和双扩散屏障隔离两者，那么根据本文中所公开的各种实施例的感测放大器与不旋转和旋转感测放大器配置相比可占据小40％以上的面积。47.感测放大器控制晶体管之间栅极材料线的共享使得多个晶体管能够共享单个栅极材料线触点，这减小原本与为每个感测放大器控制晶体管使用栅极材料触点相关联的芯片面积损失。因此，可减小针对coag禁止的芯片面积损失。48.感测放大器的晶体管之间的扩散共享可降低由单扩散中断部和/或双扩散中断部引起的一些面积损失，并且可通过允许共享rnl线和/或共享act线、用于感测放大器装置的匹配的多切图案以及归因于在活性材料和/或槽形接触材料(例如，槽形接触层)中完成的装置互连带来的性能益处，提供设计和/或过程益处。49.图1是根据一些实施例的感测放大器100的实例的示意图。感测放大器100被配置成放大通过存储器单元递送到与感测放大器100电连接的位线对dl、dlf的电荷。感测放大器100包含交叉耦合的上拉晶体管对102、交叉耦合的下拉晶体管对104、导电线对106和感测放大器控制晶体管108。导电线对106将交叉耦合的上拉晶体管对102电连接到交叉耦合的下拉晶体管对104。50.在一些实施例中，感测放大器控制晶体管108与交叉耦合的上拉晶体管对102或交叉耦合的下拉晶体管对104中的一个共享连续活性材料，如将在下文更详细地论述。在一些实施例中，感测放大器控制晶体管108与交叉耦合的上拉晶体管对102共享连续活性材料。在这类实施例中，可使用pmos晶体管而非nmos晶体管来实施感测放大器控制晶体管108，以使得感测放大器控制晶体管108将与交叉耦合的上拉晶体管对102共享共同类型的活性材料(p型活性材料)。在一些实施例中，感测放大器控制晶体管108与交叉耦合的下拉晶体管对104共享连续活性材料。在这类实施例中，感测放大器控制晶体管108为nmos晶体管，如图1中所说明。在一些实施例中，感测放大器控制晶体管108中的一些可为nmos晶体管且可与交叉耦合的下拉晶体管对104共享连续活性材料，且感测放大器控制晶体管108中的一些其它感测放大器控制晶体管可为pmos晶体管并且与交叉耦合的上拉晶体管对102共享连续活性材料。51.在一些实施例中，交叉耦合的上拉晶体管对102和交叉耦合的下拉晶体管对104是finfet(参见图6和图7)。在一些实施例中，感测放大器控制晶体管108是finfet且感测放大器控制晶体管108与交叉耦合的下拉晶体管对104共享共同鳍片。在一些实施例中，交叉耦合的上拉晶体管对102共享共同鳍片。在一些实施例中，交叉耦合的上拉晶体管对102、交叉耦合的下拉晶体管对104和感测放大器控制晶体管108可为平面晶体管。52.在一些实施例中，感测放大器控制晶体管108的控制栅极端子的栅极材料线与其它感测放大器的其它感测放大器控制晶体管的其它控制栅极端子共享。在一些实施例中，感测放大器控制晶体管108所述控制栅极端子的栅极材料线至少以大致垂直于导电线对106的方式延伸。在一些实施例中，导电线对106至少以与连续活性材料基本平行的方式延伸，感测放大器控制晶体管108与交叉耦合的上拉晶体管对102所述交叉耦合的下拉晶体管对104中的一个共享所述连续活性材料。53.在一些实施例中，交叉耦合的下拉晶体管对104包含电连接到其它感测放大器的其它交叉耦合的下拉晶体管对的其它源极端子的源极端子。在一些实施例中，交叉耦合的上拉晶体管对102包含电连接到其它感测放大器的其它交叉耦合的上拉晶体管对的其它源极端子的源极端子。54.交叉耦合的上拉晶体管对102包含第一pmos晶体管p1和第二pmos晶体管p2。交叉耦合的下拉晶体管对104包含第一nmos晶体管n1一第二nmos晶体管n2。导电线对106将第一pmos晶体管p1的漏极端子电连接到第一nmos晶体管n1的漏极端子，并且将第二pmos晶体管p2的漏极端子电连接到第二nmos晶体管n2的漏极端子。第一pmos晶体管p1和第二pmos晶体管p2的源极端子在图1的节点act处电连接在一起。类似地，第一nmos晶体管n1和第二nmos晶体管n2的源极端子在图1的节点rnl处电连接在一起。第一pmos晶体管p1的栅极端子电连接到第二pmos晶体管p2和第二nmos晶体管n1的漏极端子。第二pmos晶体管p2的栅极端子电连接到第一pmos晶体管p1和第一nmos晶体管n1的漏极端子。第一nmos晶体管n1的栅极端子电连接到位线dlf。第二nmos晶体管n2的栅极端子电连接到位线dl。55.感测放大器控制晶体管108可用以在存取电连接到位线dl、dlf的存储器单元之前将感测放大器100和电连接到其上的位线dl、dlf预充电。感测放大器控制晶体管108包含第三nmos晶体管n3、第四nmos晶体管n4、第五nmos晶体管n5和第六nmos晶体管n6。第三nmos晶体管n3电连接于位线dlf与第一nmos晶体管n1和第一pmos晶体管p1的漏极端子之间。换句话说，第三nmos晶体管n3从第一nmos晶体管n1的栅极端子电连接到导电线对106中连接第一nmos晶体管n1和第一pmos晶体管p1的漏极端子的导电线。第四nmos晶体管n4从位线dl电连接到第二nmos晶体管n2和第二pmos晶体管p2的漏极端子。换句话说，第四nmos晶体管n4从第二nmos晶体管n2的栅极端子电连接到导电线对106中连接第二nmos晶体管n2和第二pmos晶体管p2的漏极端子的导电线。56.第三nmos晶体管n3和第四nmos晶体管n4的栅极端子电连接到预充电控制节点blcp。因此，响应于预充电控制节点blcp处预充电控制电压电势的断言，第三nmos晶体管n3可将第一nmos晶体管n1的栅极端子和位线dlf电连接到导电线对106中电连接到第一pmos晶体管p1和第一nmos晶体管n1的漏极端子的导电线。而且，响应于预充电控制节点blcp处预充电控制电压电势的断言，第四nmos晶体管n4可将第二nmos晶体管n2的栅极端子和位线dl电连接到导电线对106中电连接到第二pmos晶体管p2和第二nmos晶体管n2的漏极端子的导电线。57.第五nmos晶体管n5电连接于位线dl与导电线对106中电连接到第一pmos晶体管p1和第一nmos晶体管n1的漏极端子的导电线之间。第六nmos晶体管n6电连接于位线dlf与导电线对106中电连接到第二pmos晶体管p2和第二nmos晶体管n2的漏极端子的导电线之间。第五nmos晶体管n5和第六nmos晶体管n6的栅极端子电连接到隔离节点iso。因此，响应于隔离节点iso处绝缘电压电势的断言，第五nmos晶体管被配置成将位线dl电连接到导电线对106中电连接到第一pmos晶体管p1和第一nmos晶体管n1的漏极端子的导电线。而且，响应于isolation节点iso处绝缘电压电势的断言，第六nmos晶体管n6被配置成将位线dlf电连接到导电线对106中电连接到第二pmos晶体管p2和第二nmos晶体管n2的漏极端子的导电线。58.感测放大器100还包含从位线预充电电压电势节点vblp电连接到导电线对106中电连接到第二pmos晶体管p2和第二nmos晶体管n2的漏极的导电线的第七nmos晶体管n7。第七nmos晶体管n7的栅极端子电连接到均衡节点eq。因此，响应于均衡节点eq处均衡电压电势的断言，第七nmos晶体管n7被配置成将位线预充电电压电势节点vblp电连接到导电线对106中电连接到第二pmos晶体管p2和第二nmos晶体管n2的漏极端子的导电线。59.在操作中，可在存取电连接到位线dl和dlf的存储器单元之前，将位线dl、dlf和导电线对106预充电到位线预充电电压电势。预充电控制节点blcp、隔离节点iso和均衡节点eq处的电压电势可经断言以将位线dl、dlf和导电线对106电连接到预充电电压电势节点vblp。因此，预充电电压电势可递送到位线dl、dlf和导电线对106。60.图2是根据一些实施例的感测放大器200的另一实例的示意图。根据一些实施例。感测放大器200包含图1的感测放大器100的交叉耦合的上拉晶体管对102、交叉耦合的下拉晶体管对104、导电线对106、感测放大器控制晶体管108和位线dl、dlf。然而，相比于图1的感测放大器100，第七nmos晶体管n7从预充电电压电势节点vblp电连接到位线dlf。61.如参考图1所论述，在操作中，可在存取电连接到位线dl和dlf的存储器单元之前，将位线dl、dlf和导电线对106预充电到位线预充电电压电势。预充电控制节点blcp、隔离节点iso和均衡节点eq处的电压电势可经断言以将位线dl、dlf和导电线对106电连接到预充电电压电势节点vblp。因此，预充电电压电势可递送到位线dl、dlf和导电线对106。62.图1和图2的感测放大器控制晶体管108(n3、n4、n5和n6)和第七nmos晶体管n7是nmos晶体管。因此，感测放大器控制晶体管108和/或第七nmos晶体管n7可与交叉耦合的下拉晶体管对104共享连续活性材料。然而，在一些实施例中，pmos晶体管可代替nmos晶体管用于nmos晶体管n3、n4、n5、n6和n7中的一或多个。在这类实施例中，任何pmos晶体管可与交叉耦合的上拉晶体管对102共享连续活性材料。63.图3a是根据一些实施例的集成电路装置部分300的布局设计的俯视图。集成电路装置部分300包含数个感测放大器306a-306n。图3a中所说明的集成电路装置部分300的实例说明十四个感测放大器306a-306n。集成电路装置部分300包含子部分400，包含感测放大器306e，将参考图4a、图4b、图4c和图4d更详细地论述。集成电路装置部分300包含交叉耦合的上拉晶体管对302、交叉耦合的下拉晶体管对304，以及用于感测放大器306a-306n的感测放大器控制晶体管集308。交叉耦合的上拉晶体管对302中的每一个可类似于图1和图2的交叉耦合的上拉晶体管对102。而且，交叉耦合的下拉晶体管对304中的每一个可类似于图1和图2的交叉耦合的下拉晶体管对104。此外，感测放大器控制晶体管集308中的每一个可类似于图1和图2的感测放大器控制晶体管108。64.感测放大器控制晶体管集308中的每一个与交叉耦合的下拉晶体管对304中与其对应的下拉晶体管共享连续活性材料(例如，连续活性材料310)。换句话说，电影感测放大器306a-306n中的每一个，单个连续活性材料(例如，finfet的连续鳍片)不间断地延伸穿过交叉耦合的下拉晶体管对304中的对应下拉晶体管和感测放大器控制晶体管集308中的对应感测放大器控制晶体管。借助于非限制性实例，连续活性材料310延伸穿过交叉耦合的下拉晶体管对304中与感测放大器306e对应的下拉晶体管和感测放大器控制晶体管集308中与感测放大器306e对应的感测放大器控制晶体管。65.感测放大器控制晶体管集308中的每一个的栅极端子共享共同栅极材料线312。换句话说，栅极材料线312不间断地延伸穿过感测放大器控制晶体管集308中的每一个。栅极材料线312可包含导电材料。借助于非限制性实例，栅极材料线312可包含多晶硅(polycrystalline silicon/polysilicon)。同样借助于非限制性实例，栅极材料线312可包含金属(例如，钨、铜、逸出功金属、钛、铝，或其组合)。66.栅极材料线312可包含栅极线触点314以将栅极材料线312电连接到其各个控制节点(例如，图1和图2的隔离节点iso和预充电控制节点blcp)。栅极材料线312中的每一个包含栅极线触点314中的单个栅极线触点，其服务感测放大器控制晶体管集308中的每一个的一个晶体管。在图3a的实例中，栅极线触点314中的每一个提供对十四个晶体管的电接入，这与用于十四个晶体管中的每一个的个别栅极线触点相比占用更小的芯片面积。因此，共享共同栅极材料线312，且相关地共享栅极线触点314会减小对应于coag禁止的面积损失。67.在一些实施例中，交叉耦合的上拉晶体管对302和交叉耦合的下拉晶体管对304是finfet。感测放大器控制晶体管集308也可为finfet。在这类实施例中，感测放大器控制晶体管集308可与其对应的交叉耦合的下拉晶体管对304共享共同鳍片(连续活性材料，例如连续活性材料310)。而且，交叉耦合的上拉晶体管对302中的每一个可共享连续活性材料，且在交叉耦合的上拉晶体管对302是finfet的情况下，共享共同鳍片(例如，感测放大器306e的连续活性材料316)。68.集成电路装置部分300可在连续活性材料(例如，连续活性材料310和连续活性材料316)末端包含扩散中断部318。借助于非限制性实例，扩散中断部318可在连续活性材料末端包含跨感测放大器306a-306n延伸的导电材料线(例如，多晶硅线)。因此，感测放大器306a-306n可共享扩散中断部318。扩散中断部318可以与栅极材料线312基本平行的方式延伸。69.图3b、图3c和图3d说明分别用于电连接图3a的集成电路装置部分300的交叉耦合的上拉晶体管对302、交叉耦合的下拉晶体管对304和感测放大器控制晶体管集308的互连材料320、322和324。图3b的互连材料320包含着陆垫且被配置成重布触点(例如，从图3a的装置重布到互连材料322)。图3c的互连材料322包含每一个别感测放大器306a-306n内竖直装置到装置连接和将互连材料322电连接到图3b的互连材料320和图3d的互连材料324的触点。图3d的互连材料324包含位线332和将互连材料324电连接到图3c的互连材料322的触点。70.一起参考图3a、图3b、图3c和图3d，图3b的互连材料320包含将交叉耦合的上拉晶体管对302的源极端子电连接在一起的pmos源极互连线326。因此，用于感测放大器306a-306n中的每一个的交叉耦合的上拉晶体管对302的源极端子电连接在一起。类似地，互连材料320包含将交叉耦合的下拉晶体管对304的源极端子电连接在一起的nmos源极互连线328。因此，用于感测放大器306a-306n中的每一个的交叉耦合的下拉晶体管对304的源极端子电连接在一起。图4d的互连材料324还包含pmos源极互连线326和nmos源极互连线328。pmos源极互连线326和nmos源极互连线328可以与栅极材料线312、位线332和扩散中断部318的材料基本平行的方式延伸。71.图3c的互连材料322包含感测放大器306a-306n的导电线对330a-330n。导电线对330a-330n中的每一个可类似于上文参考图1和图2所论述的导电线对106。举例来说，导电线对330a-330n可将交叉耦合的上拉晶体管对302的漏极端子电连接到交叉耦合的下拉晶体管对304的漏极端子。导电线对330a-330n至少以与连续活性材料(例如，感测放大器306e的连续活性材料310和连续活性材料316)基本平行的方式延伸。导电线对330a-330n还至少以大致垂直于栅极材料线312、扩散中断部318的材料、pmos源极互连线326、nmos源极互连线328和位线332的方式延伸。72.如先前论述，图3d的互连材料324包含位线332。互连材料324还包含pmos源极互连线326和nmos源极互连线328。位线332、pmos源极互连线326和nmos源极互连线328以与栅极材料线312和扩散中断部318的材料基本平行的方式延伸。位线332、pmos源极互连线326和nmos源极互连线328还以大致垂直于连续活性材料(例如，感测放大器306e的连续活性材料310和连续活性材料316)和导电线对330a-330n的方式延伸。73.在一些实施例中，一种设备包含第一感测放大器，所述第一感测放大器包含第一交叉耦合的上拉晶体管对、第一交叉耦合的下拉晶体管对，以及与第一交叉耦合的下拉晶体管对共享第一连续活性材料的第一感测放大器控制晶体管集。所述设备还包含第二感测放大器，所述第二感测放大器包含第二交叉耦合的上拉晶体管对、第二交叉耦合的下拉晶体管对，以及与第二交叉耦合的下拉晶体管对共享第二连续活性材料的第二感测放大器控制晶体管集。74.图4a是图3a、图3b、图3c和图3d的集成电路装置部分300的子部分400的布局设计的俯视图。子部分400包含集成电路装置部分300的感测放大器306e。感测放大器306a-306n中的每一个可类似于感测放大器306e。举例来说，感测放大器306e包含交叉耦合的上拉晶体管对402，其包含第一pmos晶体管p1和第二pmos晶体管p2。交叉耦合的上拉晶体管对402可类似于参考图1和图2论述的交叉耦合的上拉晶体管对102。感测放大器306e还包含交叉耦合的下拉晶体管对404，其包含第一nmos晶体管n1和第二nmos晶体管n2。交叉耦合的下拉晶体管对404可类似于参考图1和图2论述的交叉耦合的下拉晶体管对104。感测放大器306e另外包含感测放大器控制晶体管406，其包含第三nmos晶体管n3、第四nmos晶体管n4、第五nmos晶体管n5和第六nmos晶体管n6。感测放大器控制晶体管406可类似于参考图1和图2论述的感测放大器控制晶体管108。75.如参考图1和图2所论述，第三nmos晶体管n3和第四nmos晶体管n4的栅极端子可电连接到预充电控制节点blcp。而且，第五nmos晶体管n5和第六nmos晶体管n6的栅极端子可电连接到隔离节点iso。此外，第一pmos晶体管p1和第二pmos晶体管p2的源极端子可在节点act处电连接在一起。而且，第一nmos晶体管n1和第二nmos晶体管n2的源极端子可在节点rnl处电连接在一起。76.如图4a中所说明，感测放大器控制晶体管406与交叉耦合的下拉晶体管对404共享连续活性材料310(例如而非限制性地，finfet的共同鳍片)。如果感测放大器控制晶体管406替代地是pmos晶体管，那么感测放大器控制晶体管406可替代地与交叉耦合的上拉晶体管对402共享连续活性材料316。交叉耦合的上拉晶体管对402(第一pmos晶体管p1和第二pmos晶体管p2)共享连续活性材料316(例如，finfet的共同鳍片)。77.感测放大器控制晶体管406的栅极材料线312与其它感测放大器306a-306d和306f-306n的其它感测放大器控制晶体管集308的其它控制栅极端子共享(图3a)。如通过比较图4a与图4c可见，感测放大器控制晶体管406的控制栅极端子的栅极材料线312至少以大致垂直于将交叉耦合的上拉晶体管对402的漏极端子电连接到交叉耦合的下拉晶体管对404的漏极端子的导电线对330e的方式延伸(图4c)。继而，导电线对330e至少以大致垂直于感测放大器306e电连接到的位线dl、dlf的方式延伸(图4d)。78.在图4a中，触点中的一些(示出为竖直虚线阴影矩形)示出为偏离其电连接到的结构中的一些的中心。然而，应注意，触点重布材料(例如，触点重布层，未示出)可用以将这些偏离中心触点与这些结构电连接。为了简单起见，可在图4a中不示出触点重布材料以更清晰地说明根据本公开的各种实施例的结构。79.图4b、图4c和图4d分别说明图3a的集成电路装置部分300的子部分400的互连材料320、互连材料322和互连材料324。一起参考图4a、图4b、图4c和图4d，交叉耦合的下拉晶体管对404包含经由nmos源极互连线328(图4b和图4d)电连接到其它感测放大器的其它交叉耦合的下拉晶体管对(例如，图3a的感测放大器306a-306d和感测放大器306f-306n的交叉耦合的下拉晶体管对304)的其它源极端子的源极端子。类似地，交叉耦合的上拉晶体管对402包含电连接到其它感测放大器的其它交叉耦合的上拉晶体管对(例如，图3a的感测放大器306a-306d和感测放大器306f-306n的交叉耦合的上拉晶体管对302)的其它源极端子的源极端子。80.图4c说明沿至少大致垂直于感测放大器306e(图4a)电连接到的位线dl、dlf(图4d)的方向延伸的导电线对330e。而且，导电线对330e至少以与感测放大器306e的连续活性材料(图4a的连续活性材料310和连续活性材料316)基本平行的方式延伸。81.图3d说明位线332(例如，包含感测放大器306e电连接到的位线dl、dlf)。位线dl、dlf经由互连材料324(图3d)、互连材料322(图3c)和互连材料320(图3b)电连接到感测放大器306e。其它位线332经由互连材料324(图3d)、互连材料322(图3c)和互连材料320(图3b)电连接到其它感测放大器306a-306d和306f-306n。图3d还说明pmos源极互连线326和nmos源极互连线328。如上文所论述，pmos源极互连线326和nmos源极互连线328还延伸穿过图4b的互连材料320。82.在一些实施例中，一种设备包含感测放大器的交叉耦合的上拉晶体管对、感测放大器的交叉耦合的下拉晶体管对、将交叉耦合的上拉晶体管对电连接到交叉耦合的下拉晶体管对的导电线对，以及与交叉耦合的上拉晶体管对或交叉耦合的下拉晶体管对中的一个共享连续活性材料的感测放大器控制晶体管。83.图5是根据一些实施例的另一集成电路装置部分500的布局设计的俯视图。集成电路装置部分500包含五十六个感测放大器。举例来说，集成电路装置部分500包含五十六个交叉耦合的上拉晶体管对502、五十六个交叉耦合的下拉晶体管对504，以及五十六个感测放大器控制晶体管集506。集成电路装置部分500可包含四组十四个感测放大器，其中每一组的十四个感测放大器类似于图3a的十四个感测放大器306a-306n。五十六个感测放大器可各自类似于图1的感测放大器100或图2的感测放大器200，且可各自电连接到位线对(例如，图1和图2的位线dl和dlf)。因此，集成电路装置部分500可电连接到五十六个位线对，其中的每一个可电连接到多个存储器单元。84.虽然图3a和图5中所说明的布局设计包含具有与每个感测放大器的四个感测放大器控制晶体管共享连续活性材料(例如，连续鳍片)的交叉耦合的下拉晶体管对的感测放大器，但在一些实施例中，交叉耦合的晶体管对可与多于或少于四个的感测放大器控制晶体管共享连续活性材料。借助于非限制性实例，虽然未示出，但第七nmos晶体管n7可与交叉耦合的下拉晶体管对和感测放大器控制晶体管共享连续活性材料。在这类非限制性实例中，七个晶体管可共享连续活性材料。85.在图5中，交叉耦合的上拉晶体管对和交叉耦合的下拉晶体管对的栅极材料线示出为连续地延伸穿过十四个感测放大器以便减小图5的复杂性。然而，应注意，交叉耦合的上拉晶体管对和交叉耦合的下拉晶体管对的栅极端子线中的中断部可设置于每个感测放大器之间，如图3a和图4a中所说明。86.图6是根据一些实施例的finfet 600的透视图。如先前论述，交叉耦合的上拉晶体管对(例如，图1和图2的交叉耦合的上拉晶体管对102、图3a的交叉耦合的上拉晶体管对302、图4a的交叉耦合的上拉晶体管对402、图5的交叉耦合的上拉晶体管对502)、交叉耦合的下拉晶体管对(例如，图1和图2的交叉耦合的下拉晶体管对104、图3a的交叉耦合的下拉晶体管对304、图4a的交叉耦合的下拉晶体管对404、图5的交叉耦合的下拉晶体管对504)、感测放大器控制晶体管(例如，图1和图2的感测放大器控制晶体管108、图3a的感测放大器控制晶体管集308、图4a的感测放大器控制晶体管406、图5的感测放大器控制晶体管集506)或其组合可包含finfet。因此，在一些实施例中，交叉耦合的上拉晶体管对、交叉耦合的下拉晶体管对、感测放大器控制晶体管集或其组合可类似于图6的finfet 600。87.finfet 600形成于绝缘材料610(例如，二氧化硅)上。finfet 600包含源极/漏极端子602、源极/漏极端子604、包含从源极/漏极端子602延伸到源极/漏极端子604的活性材料的鳍片608，以及处于鳍片608上方的栅极端子606。88.图7是根据一些实施例的共享连续活性材料的finfet 700的透视图。如先前论述，本文中所公开的各个感测放大器的交叉耦合的晶体管对可彼此共享连续活性材料。而且，本文中所公开的各个感测放大器的交叉耦合的晶体管对可与感测放大器控制晶体管共享连续活性材料(例如，交叉耦合的下拉晶体管对404与图4a的感测放大器控制晶体管406共享连续活性材料310)。图7说明延伸穿过多个finfet 700的连续活性材料(例如，连续鳍片708)的实例。89.举例来说，finfet 700包含形成于绝缘材料710上的栅极端子712、714、716和718以及源极/漏极端子702、704和706。连续鳍片708延伸穿过多个finfet 700的栅极端子712、714、716和718和源极/漏极端子702、704和706。90.finfet 700还说明将源极/漏极端子704电连接到栅极端子716(例如，针对根据本文中所公开的各种实施例的感测放大器的交叉耦合的晶体管对)的金属互连件720。91.虽然图7中示出的finfet 700仅包含共享共同鳍片708的四个晶体管，但本文中所公开的实施例可包含共享共同鳍片的六个晶体管，例如图4a中所说明的交叉耦合的下拉晶体管对404和感测放大器控制晶体管406(nmos晶体管n1-n6)。为了简单起见，图7仅说明共享共同鳍片708的四个晶体管。92.图8是说明根据一些实施例的操作感测放大器(例如，图1的感测放大器100、图2的感测放大器200、图4a的感测放大器306e或图5的感测放大器)的方法800的流程图。在操作802处，方法800包含通过断言感测放大器控制晶体管(例如，图1或图2的感测放大器控制晶体管108，或图3a的感测放大器控制晶体管集308中的任一个)的共享控制栅极端子(例如，栅极材料线312)与交叉耦合的下拉晶体管对共享连续活性材料(例如，图3a和图4a的连续活性材料310)并将预充电电压电势施加到导电线对，以此将位线对(例如，图1、图2或图4d的位线dl、dlf)和导电线对(例如，图1或图2的导电线对106，或图3c的导电线对330a-330n中的任一个)预充电，所述导电线对将感测放大器(例如，图1的感测放大器100、图2的感测放大器200、图3a的感测放大器306a-306n中的任一个)的交叉耦合的上拉晶体管对(例如，图1或图2的交叉耦合的上拉晶体管对102或图3a的交叉耦合的上拉晶体管对302中的任一个)电连接到感测放大器的交叉耦合的下拉晶体管对(例如，图1或图2的交叉耦合的下拉晶体管对104、图3a的交叉耦合的下拉晶体管对304中的任一个)。93.在一些实施例中，将预充电电压电势施加到导电线对包含断言电连接于预充电电压电势节点(例如，图1的预充电电压电势节点vblp)与导电线对(例如，图1的导电线对106、图3c的导电线对330a-330n中的任一个)中的至少一个导电线之间的预充电晶体管(例如，图1的第七nmos晶体管n7)的栅极端子。在一些实施例中，将预充电电压电势施加到导电线对包含断言电连接于预充电电压电势节点(例如，图2的预充电电压电势节点vblp)与位线对中的至少一个位线(例如，图2的位线dlf、图3d和图4d的位线332中的任一个)之间的预充电晶体管(例如，图2的第七nmos晶体管n7)的栅极端子，并且通过感测放大器控制晶体管，将预充电电压电势从至少一个位线传导到导电线对。94.在操作804处，方法800包含将存储器单元电连接到经预充电的位线对。在操作806处，所述方法800包含使用感测放大器放大通过存储器单元递送到位线对的电荷。95.在一些实施例中，操作感测放大器的方法包含通过断言感测放大器控制晶体管的共享控制栅极端子与交叉耦合的下拉晶体管对共享连续活性材料并且将预充电电压电势施加到导电线对，以此将位线对和导电线对预充电，所述导电线对将感测放大器的交叉耦合的上拉晶体管对电连接到感测放大器的交叉耦合的下拉晶体管对。所述方法还包含将存储器单元电连接到经预充电的位线对并且放大通过存储器单元递送到位线对的电荷。96.图9是根据一些实施例的半导体装置900的框图。借助于非限制性实例，根据实施例的半导体装置900是集成于单个半导体芯片上的双倍数据速率4(ddr4)类型的dram，并且安装于衬底902上。衬底902是存储器模块衬底或主板，并且设置有电阻器re。电阻器re连接到半导体装置900的校准端子zq，且其阻抗用作校准电路936的参考阻抗。在实施例中，向电阻器re供应接地电势vss。97.如图9中所示，半导体装置900具有存储器单元阵列904。存储器单元阵列904划分成八个组bank0到bank7。组bank0到bank7中的每一个设置有多个字线wl和多个位线blt、blb，且存储器单元mc安置于这些线的相交点处。借助于非限制性实例，存储器单元mc可为具有单元晶体管t和与单元晶体管t串联连接的存储器单元电容器c的dram单元。98.字线wl的选择是由行解码器916执行，而位线bl的选择是由列解码器918执行。如图9中所示，为bank0到bank7中的每一个提供行解码器916和列解码器918。99.位线对blt、blb连接到感测放大器samp。从位线blt或位线blb读取的读取数据被感测放大器samp放大，且此后经由互补本地数据线liot/liob、开关电路(传送门)tg和互补主数据线miot/miob传送到ecc控制电路942。还为bank0到bank7中的每一个设置ecc控制电路942。存储器单元阵列904可包含电连接到感测放大器samp的多个例子的多个位线对blb、blp。每个位线对blb、blp可类似于上文参考图1、图2和图4d所论述的位线dl、dlf，以及图3d和图4d的位线332。而且，感测放大器samp的每一例子可类似于图1的感测放大器100、图2的感测放大器200、图3a的感测放大器306a-306n和/或图5的集成电路装置部分500的感测放大器。因此，可根据本文中所公开的感测放大器布局设计(例如，图3a-图3d的集成电路装置部分300的布局设计、图5的集成电路装置部分500的布局设计)布局感测放大器samp。100.当从存储器单元阵列904读取读取数据时，还同步读取奇偶校验。相反地，从ecc控制电路942输出的写入数据经由互补主数据线miot/miob、开关电路tg和互补本地数据线liot/liob传送到感测放大器samp，并且写入于连接到位线blt或位线blb的存储器单元mc中。写入数据写入于存储器单元阵列904中，且还同步写入奇偶校验。101.另外，半导体装置900设置有作为外部端子的地址端子926、命令端子944、时钟端子928、数据端子922、数据掩蔽端子924、电压端子930、电压端子932和校准端子zq。102.地址端子926是地址信号add和组地址信号badd从外部输入到其中的端子。输入于地址端子926中的地址信号add经由地址输入电路914供应给地址锁存电路906并且锁存于其中。对于地址锁存电路906锁存的信号，行地址信号xadd和组地址信号badd供应给行解码器916，而列地址信号yadd和组地址信号badd供应给列解码器918。103.行解码器916中与bank0到bank7对应的行解码器是基于组地址信号badd选择的，并且基于行地址信号xadd选择预定字线wl。列解码器918中与bank0到bank7对应的列解码器是基于组地址信号badd选择的，并且基于列地址信号yadd选择预定感测放大器samp。104.命令端子944是命令信号com从外部输入到其中的端子。输入于命令端子944中的命令信号com经由命令输入电路934供应给命令解码器908。命令解码器908是解码命令信号com并且进而产生各种内部命令icom的电路。内部命令icom供应给行解码器916、列解码器918、定时产生器940等等。105.举例来说，如果活动命令和读取命令作为命令信号com输入，并且与其同步地输入行地址xadd和列地址yadd，那么从这些行地址xadd和列地址yadd指定的存储器单元mc读取读取数据和奇偶校验。读取数据和奇偶校验输入到ecc控制电路942中，且如果错误位含于读取数据中，那么校正读取数据。经校正读取数据dq经由数据输入/输出电路920从数据端子922突发输出到外部。虽然不受特别限制，但实施例设置有数据端子922中的八个端子(dq0到dq7)，并且在读取操作期间，从数据端子922的每一端子突发输出8位dq的读取数据。因此，在一个读取操作中输出64位dq的读取数据。106.另一方面，如果活动命令和写入命令作为命令信号com输入，并且与其同步地输入行地址xadd和列地址yadd，且此后写入数据dq突发输入到数据端子922中，那么写入数据dq经由数据输入/输出电路920供应到ecc控制电路942，并且基于写入数据产生奇偶校验。写入数据和奇偶校验供应给存储器单元阵列904，并且写入到由行地址xadd和列地址yadd指定的存储器单元mc中。如上文所描述，当提供数据端子922中的八个端子且突发数目是八个位时，在一个写入操作中输入64位dq的写入数据。107.在写入操作期间，数据掩模信号dm可输入到数据掩模端子924中。如果输入了数据掩模信号dm，那么掩蔽将突发输入的写入数据dq的对应突发数据。108.外部时钟信号ck、/ck输入到时钟端子928中。外部时钟信号ck和外部时钟信号/ck是彼此互补的信号，且这两个外部时钟信号均供应给时钟输入电路910。时钟输入电路910在接收到外部时钟信号ck、/ck时产生内部时钟信号iclk。内部时钟信号iclk供应给内部时钟产生器912，并且进而产生相控内部时钟信号lclk。虽然不受特别限制，但dll电路可用作内部时钟产生器912。相控内部时钟信号lclk供应给数据输入/输出电路920，并且用作确定读取数据dq的输出定时的定时信号。应注意，响应于是命令信号com中的一个的时钟启用信号cke而激活内部时钟产生器912。109.内部时钟信号iclk还供应给定时产生器940，且进而产生多个定时信号rt1到rt4、wt1到wt5。定时产生器940产生的定时信号rt1到rt4、wt1到wt5供应给ecc控制电路942，并且定义分别在读取操作期间和在写入操作期间ecc控制电路942的操作定时。110.电压端子930是被供应有电压电势vdd、vss的端子。供应给电压端子930的电压电势vdd、vss供应给内部电压产生器938。内部电压产生器938基于电压电势vdd、vss产生各个内部电势vpp、vod、vary、vperi，以及参考电势zqvref。内部电势vpp是主要用于行解码器916中的电势，内部电势vod、vary是用于存储器单元阵列904中的感测放大器samp中的电势，且内部电势vperi是用于许多其它电路块中的电势。另一方面，参考电势zqvref是用于校准电路936中的参考电势。111.电压端子932是供应有电压电势vddq、vssq的端子。供应给电压端子932的电压电势vddq、vssq供应给数据输入/输出电路920。电压电势vddq、vssq是分别与供应给电压端子930的电压电势vdd、vss相同的电压电势，但为了防止由数据输入/输出电路920引起的电压噪声传播到另一电路块，使用专用于数据输入/输出电路920的电压电势vddq、vssq。112.校准端子zq连接到校准电路936。当被校准信号zqc激活时，校准电路936参考电阻器re的阻抗和参考电势zqvref执行校准操作。校准操作获得的阻抗代码zqcode供应给数据输入/输出电路920，并且进而指定包含在数据输入/输出电路920中的输出缓冲器(未示出)的阻抗。113.图10是根据一些实施例的计算系统1000的框图。计算系统1000包含可操作地耦合到一或多个存储器装置1002的一或多个处理器1004、一或多个非易失性数据存储装置1010、一或多个输入装置1006以及一或多个输出装置1008。在一些实施例中，计算系统1000包含个人计算机(pc)，例如台式计算机、手提式计算机、平板计算机、移动计算机(例如而非限制性地，智能电话、个人数字助理(pda))、网络服务器，或其它计算机装置。114.在一些实施例中，一或多个处理器1004可包含中央处理单元(cpu)或其它处理器，其被配置成控制计算系统1000。在一些实施例中，一或多个存储器装置1002包含随机存取存储器(ram)，例如易失性数据存储装置(例如而非限制性地，动态ram(dram)、静态ram(sram))。在一些实施例中，一或多个非易失性数据存储装置1010包含硬盘驱动器、固态硬盘、快闪存储器、可擦除可编程只读存储器(eprom)、其它非易失性数据存储装置，或其任何组合。在一些实施例中，一或多个输入装置1006包含键盘1014、指向装置1018(例如而非限制性地，鼠标、跟踪垫)、麦克风1012、小键盘1016、扫描器1020、相机1028、其它输入装置，或其任何组合。在一些实施例中，输出装置1008包含电子显示器1022、扬声器1026、打印机1024、其它输出装置或其任何组合。115.在一些实施例中，一或多个存储器装置1002包含根据本文中所公开的各种实施例的感测放大器。借助于非限制性实例，一或多个存储器装置1002可包含图1的感测放大器100、图2的感测放大器200、图3a-图3d的集成电路装置部分300、图5的集成电路装置部分500，或其组合。同样借助于非限制性实例，一或多个存储器装置1002可被配置成执行图8的方法800。116.如在本公开中所使用，术语“模块”或“组件”可指代被配置成执行可存储于计算系统的通用硬件(例如而非限制性地，计算机可读媒体、处理装置)上和/或由所述通用硬件执行的模块或组件和/或软件对象或软件例程的动作的特定硬件实施方案。在一些实施例中，本公开中描述的不同组件、模块、引擎和服务可实施为在计算系统上执行(例如，作为单独线程)的对象或过程。虽然本公开中描述的系统和方法中的一些大体上被描述为在软件(存储在通用硬件上和/或由通用硬件执行)中实施，但特定硬件实施方案或软件与特定硬件实施方案的组合也是可能的和审慎考虑的。117.如本公开中所使用，参考多个元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任一个。举例来说，短语“a、b、c、d或其组合”可以指以下各项中的任一个：a、b、c或d；a、b、c和d中的每一个的组合；以及a、b、c或d的任何子组合：例如a、b和c；a、b和d；a、c和d；b、c和d；a和b；a和c；a和d；b和c；b和d；或c和d。118.本公开中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应被解译为“包含但不限于”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含但不限于”等)。119.另外，如果旨在使用特定数目的引入的权利要求叙述，那么将在权利要求中明确地叙述这种意图，且在没有这种叙述的情况下，不存在这种意图。举例来说，为了帮助理解，以下所附权利要求可能含有引入性短语“至少一个”和“一个或多个”的使用以引入权利要求陈述。然而，此类短语的使用不应解释为暗示通过不定冠词“一”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”和/或“一个”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。120.此外，即使明确叙述所引入权利要求叙述的特定数目、字，所属领域的技术人员也将认识到此类叙述应被解释为至少意味着所叙述数字(例如，无其它修饰语的不加渲染的叙述“两种叙述”通常意味着至少两种叙述或两种或两种以上叙述)。此外，在使用类似于“a、b和c中的至少一个”或“a、b和c中的一或多个”的惯例的那些情况下，一般来说，此类结构意图仅包含a、仅包含b、仅包含c、包含a和b、包含a和c、包含b和c或包含a、b和c等等。121.另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或更多个替代术语的任何转折性词语或短语涵盖包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。举例来说，短语“a或b”将理解为包含“a”或“b”或“a和b”的可能性。122.以下为非详尽、非限制性实例实施例列表。并非下文列出的实例实施例中的每一个明确且个别地指示为可与下文列出的实例实施例和上文所论述的实施例中的所有其它者组合。然而，预期，除非所属领域的普通技术人员清楚实施例不可组合，否则这些实例实施例可与上文所论述的所有其它实例实施例和实施例组合。123.实施例1：一种设备，其包括：感测放大器的交叉耦合的上拉晶体管对；感测放大器的交叉耦合的下拉晶体管对；将交叉耦合的上拉晶体管对电连接到交叉耦合的下拉晶体管对的导电线对；和与交叉耦合的上拉晶体管对或交叉耦合的下拉晶体管对中的一个共享连续活性材料的感测放大器控制晶体管。124.实施例2：根据实施例1所述的设备，其中所述感测放大器控制晶体管与所述交叉耦合的下拉晶体管对共享所述连续活性材料。125.实施例3：根据实施例1和2中任一实施例所述的设备，其中所述交叉耦合的上拉晶体管对和所述交叉耦合的下拉晶体管对是鳍式场效应晶体管(finfet)。126.实施例4：根据实施例3所述的设备，其中：所述感测放大器控制晶体管是finfet；且所述感测放大器控制晶体管与所述交叉耦合的下拉晶体管对共享共同鳍片。127.实施例5：根据实施例1至4中任一实施例所述的设备，其中所述交叉耦合的上拉晶体管对共享共同鳍片。128.实施例6：根据实施例1至5中任一实施例所述的设备，与其它感测放大器的其它感测放大器控制晶体管的其它控制栅极端子共享所述感测放大器控制晶体管的控制栅极端子的栅极材料线。129.实施例7：根据实施例6所述的设备，其中所述感测放大器控制晶体管的所述控制栅极端子的所述栅极材料线至少以大致垂直于所述导电线对的方式延伸。130.实施例8：根据实施例1至6中任一实施例所述的设备，其中所述导电线对至少以大致垂直于所述感测放大器电连接到的位线的方式延伸。131.实施例9：根据实施例1至8中任一实施例所述的设备，其中所述导电线对至少以与所述连续活性材料基本平行的方式延伸。132.实施例10：根据实施例1至9中任一权利要求所述的设备，其中所述交叉耦合的下拉晶体管对包含电连接到其它感测放大器的其它交叉耦合的下拉晶体管对的其它源极端子的源极端子。133.实施例11：根据实施例1至10中任一权利要求所述的设备，其中所述交叉耦合的上拉晶体管对包含电连接到其它感测放大器的其它交叉耦合的上拉晶体管对的其它源极端子的源极端子。134.实施例12：根据实施例1至11中任一权利要求所述的设备，其另外包括从预充电电压电势节点电连接到位线的预充电晶体管，所述位线电连接到所述感测放大器或电连接到所述导电线对中的一个。135.实施例13：一种操作感测放大器的方法，所述方法包括：通过断言感测放大器控制晶体管的共享控制栅极端子与交叉耦合的下拉晶体管对共享连续活性材料并且将预充电电压电势施加到导电线对，以此将位线对和所述导电线对预充电，所述导电线对将所述感测放大器的交叉耦合的上拉晶体管对电连接到所述感测放大器的所述交叉耦合的下拉晶体管对；将存储器单元电连接到所述经预充电的位线对；和放大通过所述存储器单元递送到所述位线对的电荷。136.实施例14：根据实施例13所述的方法，其中将所述预充电电压电势施加到所述导电线对包括断言电连接于预充电电压电势节点与所述导电线对中的至少一个导电线之间的预充电晶体管的栅极端子。137.实施例15：根据实施例14所述的方法，其中将所述预充电电压电势施加到所述导电线对包括：断言电连接于预充电电压电势节点与所述位线对中的至少一个位线之间的预充电晶体管的栅极端子；和通过所述感测放大器控制晶体管将所述预充电电压电势从所述至少一个位线传导到所述导电线对。138.实施例16：一种设备，其包括：第一感测放大器，其包含：第一交叉耦合的上拉晶体管对；第一交叉耦合的下拉晶体管对；和第一感测放大器控制晶体管集，其与所述第一交叉耦合的下拉晶体管对共享第一连续活性材料；和第二感测放大器，其包含：第二交叉耦合的上拉晶体管对；第二交叉耦合的下拉晶体管对；和第二感测放大器控制晶体管集，其与所述第二交叉耦合的下拉晶体管对共享第二连续活性材料。139.实施例17：根据实施例16所述的设备，其中所述第一交叉耦合的上拉晶体管对的第一源极端子电连接到所述第二交叉耦合的上拉晶体管对的第二源极端子。140.实施例18：根据实施例16和17中任一实施例所述的设备，其中所述第一交叉耦合的下拉晶体管对的第一源极端子电连接到所述第二交叉耦合的下拉晶体管对的第二源极端子。141.实施例19：根据实施例16至18中任一实施例所述的设备，其中所述第一感测放大器控制晶体管集的第一栅极端子与所述第二感测放大器控制晶体管集的第二栅极端子共享共同栅极材料线。142.实施例20：根据实施例16至19中任一实施例所述的设备，其另外包括第三感测放大器，所述第三感测放大器包含：第三交叉耦合的上拉晶体管对；第三交叉耦合的下拉晶体管对；和第三感测放大器控制晶体管集，其与所述第三交叉耦合的下拉晶体管对共享第三连续活性材料。143.虽然本文已相对于某些示出的实施例描述了本公开，但所属领域的一般技术人员将认识和了解本发明不限于此。实际上，在不脱离如下文所要求的本发明及其合法等效物的范围的情况下，可对所示出和描述的实施例作出许多添加、删除和修改。另外，来自一个实施例的特征可以与另一个实施例的特征组合，同时仍涵盖在发明人所预期的本发明的范围内。









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