一种时域P1码信号产生方法

测量装置的制造及其应用技术一种时域p1码信号产生方法技术领域1.本发明涉及一种时域p1码信号产生方法，用于通信和雷达信号处理场合。背景技术：2.随着电子对抗技术的发展，低截获概率雷达技术被各国重视。多相码信号是在线性调频信号的基础上发展而来的，p1码信号是对线性调频波进行阶梯近似之后再进行推导得出来的，p1码信号结合了相位编码和调频信号的优点，有着较高的距离分辨率和大多普勒容限的特点，在低截获雷达系统中有着较为广泛的应用。3.低截获雷达系统的开发与功能验证皆需要使用到p1码字信号发生器，并且要求p1码信号发生器有着较高的采样率与实时性要求，可以对波形进行灵活配置，现有技术中缺乏实时高精度p1码信号产生技术，而随着雷达技术的发展，急需一种实时高精度p1码信号产生技术。现有技术中，缺乏实时高精度p1码信号生成技术，无法满足实际需求。技术实现要素：4.针对现有技术中缺乏实时p1码信号产生技术，本发明的目的是提供一种时域p1码信号产生方法，在fpga中搭建数字电路，使用硬件电路完成p1码信号实时产生，满足对实时性要求较高的应用场景的需求。5.为了实现上述目的，采用以下技术方案：6.一种时域p1码信号产生方法，其特征在于，包括以下步骤7.1)根据现场可编程门阵列(field programmable gate array-fpga)量化需求量化p1码相位差步进值；8.2)根据时序逻辑进行嵌套循环产生p1码信号实时相位，p1码相位根据公式拆分成为三部分，每个部分通过内部循环累加产生；9.3)确定波形查找表；10.4)数字式频率合成dds根据相位产生多路并行的p1信号实时波形；11.5)经过并串转换，得到串行的p1信号；12.6)将所得到的p1信号通过模数转换，输出模拟p1信号波形；其中，数字式频率合成dds设计采用以下方法：13.把信号幅度位宽记为i，1/4周期余弦信号采样点数记为n，利用fpga中blockram(随机存储器：random access memory-ram)资源，建立1个位宽为i且深度为n的ram用于储存余弦信号查找表，所述blockram为fpga中特定的硬件资源。14.其中，p1码信号相位产生采用以下方法：15.p1码字调制相位[0016][0017]i＝0,1,2···,m-1 j＝0,1,2···,m-1，m为一个编码周期所包含的相位数；[0018]公式(1)实现相位方式需较多乘法器，fpga实现时无法保证实时性并且资源消耗较大，将公式(1)进行流水线化处理化为公式(2)[0019][0020]公式(2)可以看出mj-2j2-j与j维有关只与i维有关。与j、i有关。[0021]mj-2j2-j＝j(m-1)-2j2ꢀꢀ(3)[0022]将mj-2j2-j进行公式(3)所示变换，其中j(m-1)通过累加在j维上变换，j2通过公式(4)迭代方式产生。[0023]j2＝(j-1+1)2＝(j-1)2+2(j-1)+1ꢀꢀ(4)[0024]在i维上进行累加变化，事先在上位机侧做量化处理下发给fpga。[0025][0026]公式(5)中如果直接在fpga侧实现需要两个乘法器，下面用线性累加的方式避免使用乘法器实现公式(5)。当j作为某一个步进数时，此时相位累加因子每当j变化时相位累加因子累加当i变化时相位累加只需加法器便可实现公式(5)。[0027]其中，p1码信号参数量化采用以下方法：[0028]fpga实现浮点数较为复杂，所以需将参数进行量化。确定一个编码周期所包含的相位数m，码字宽度tb，将m根据公式(6)量化成fpga计算所需参数mn。[0029][0030]码字宽度tb(us)根据时钟频率计算成为时钟周期个数codew，如公式(7)所示：[0031]codew＝tb*fclkꢀꢀ(7)[0032]进一步地，实时相位值通过公式(1)产生[0033][0034]进一步地，为了节省片内ram资源，查找表使用四分之一周期，将产生信号相位进行镜像变换获取对应幅度值。[0035]进一步地，式(1)中的乘法均在fpga中通过累加的方式实现。[0036]进一步地，对fpga运算数据进行2n量化处理提高算法在fpga上的运行效率。[0037]进一步地，编码码字长度通过公式(7)转化为fpga运行时钟周期数。[0038]codew＝tb*fclkꢀꢀ(7)[0039]进一步地，以上p1码信号产生方法通过fpga产生，保证信号产生的高精度与实时性。[0040]本发明提供的一种时域frank码信号产生方法，其有益效果如下：[0041]1)通过循环累加的方式实现复杂乘法运算，节约芯片内部乘法器资源。[0042]2)对复杂计算公式拆分成多部分同时计算，通过流水线产生信号，保证产生信号的实时性。[0043]3)本发明通过fpga计算实现，最大程度保证处理延时固定、可控和减少传输延时。[0044]4)参数可灵活配置提高产生信号的多样性和灵活性。附图说明[0045]图1是本发明实施例的p1码产生流程图；[0046]图2是本发明实施例的p1码相位产生流程图；[0047]图3是本发明实施例产生的p1码信号频域图。具体实施方式[0048]为了充分阐述本发明的目的、技术内容及优点，以下结合附图及实施例，对本发明进行详细的介绍和说明。应当理解，此处所描述的具体实施例仅用于解释本发明，并不用于限定本发明。[0049]本发明提供一种时域p1码信号产生方法，用于解决现有通信和雷达信号处理场合对实时p1码信号产生的需求。为更好地说明本发明流程，以下通过描述八相p1码信号产生流程进行说明。[0050]参考图1，本发明实施例提供的时域p1码信号产生方法包括参数量化、相位产生、信号产生、并串转换，共四个步骤。各个步骤优选实现方法如下：[0051](1)信号参数量化方法：[0052]fpga实现浮点数较为复杂，所以首先对需要产生的信号参数通过公式(1)进行量化计算。首先确定一个编码周期所包含的相位数m，本实例中m＝8，码字宽度tb，将m根据公式(1)量化成fpga计算所需参数mn。[0053][0054]码字宽度tb(us)根据时钟频率fclk计算成时钟周期个数codew，如公式(2)所示：[0055]codew＝tb*fclkꢀꢀꢀ(2)[0056]该步骤对应图1中的(1)模块。[0057](2)参数传输[0058]计算参数通过以太网口由pc传输给zynq芯片，该步骤对应图1中的(2)。[0059](3)信号相位产生方法：[0060]p1码字调制相位如公式(1)所示：[0061][0062]i＝0,1,2···,m-1j＝0,1,2···,m-1[0063]公式(3)实现相位方式需较多乘法器，fpga实现时无法保证实时性并且资源消耗较大，将公式进行流水线化处理化为公式(4)[0064][0065]公式(4)可以看出mj-2j2-j与j维有关只与i维有关。与j、i有关。[0066]phase3＝mj-2j2-j＝j(m-1)-2j2ꢀꢀ(5)[0067]将mj-2j2-j进行公式(5)所示变换，其中j(m-1)通过累加在j维上变换，j2通过公式(6)迭代方式产生。[0068]j2＝(j-1+1)2＝(j-1)2+2(j-1)+1ꢀꢀ(6)[0069]如图2所示，公式(5)在图2中为phase_3具体实现，图2中init_phase0与(m-1)累加对应公式中的j(m-1)，init_phase1通过累加j*2+1实现，i为加法器提供运行控制信号。[0070]在i维上进行累加变化，事先在上位机侧做量化处理下发给fpga。如图2所示，phase2为参数m_n累加获得，参数m_n由计算机计算并量化进行计算。[0071][0072]公式(7)如果直接在fpga侧实现需要两个乘法器，下面用线性累加的方式避免使用乘法器实现公式(7)。如图2所示，当j作为某一个步进数时，此时相位累加因子每当j变化时相位累加因子累加当i变化时相位累加只需加法器便可实现公式(7)，公式(7)在图2中为phase_1具体实现。如图2所示通过delta_phase在每个运行周期累加实现通过i变化累加detlaphase实现phase_1，phase_1为公式(7)中的[0073]phase_2在每次i累加时累加公式(1)所示量化参数，实现[0074]最终p1码字实时相位由phase_1、phase_2、phase_3三个参数相加求得。如图2所示，phase_out为当前p1码字实时相位，通过phase_1、phase_2、phase_3三个参数相加得到。该步骤对应图1中的(3)模块[0075](4)数字式频率合成dds设计方法：[0076]把信号幅度位宽记为16，数据位宽为15bit，最高位为符号位，通过matlab软件产生1/4周期采样点数为1024点的余弦信号coe文件，利用fpga中blockram(随机存储器：randomaccess memory-ram)资源，建立1个位宽为16且深度为1024的ram用于储存余弦信号查找表，所述blockram为fpga中特定的硬件资源，将余弦文件coe文件导入ip核中。实时相位范围为0～4095，当超过1024时，根据余弦信号对称特性将相位值映射到为0～1023之间的值进行dds查表，并根据x轴对称特性将相位在1024～3071之间的幅度值变为负数。该步骤对应图1中的(4)模块。[0077]最终产生八相p1码信号频域图为图3所示。[0078]本设计选用xilinx xczu19eg-ffvc1760芯片作为核心器件进行整个数字部分的设计。[0079](5)串并转换设计方法：[0080]如图2所示，建立4个如图3相同的相位产生器，实时产生四路相邻相位值，四个dds通过四个相位实时产生4个相邻幅度值。四位路输出信号通过da芯片(如ti公司的dac38rf8x)的串并转换功能，转为高精度串行信号。该步骤对应图1中的(5)。[0081](6)信号输出口设计：[0082]数字信号通过da芯片转换成模拟信号，信号通过标准sma连接器输出。该步骤对应图1中的(6)。[0083]需要说明的是，以上所述具体实施例只是本发明的一个举例而已，目的是为了更进一步的阐述本发明的目的、技术内容及优点，让大家更容易理解本发明的内容，并不用于限制本发明。本发明的保护范围阐明于所附权利要求书中，凡是在本发明的宗旨之内做的任何显而易见的修改、等同替换和改进等，均应归于本发明的保护范围之内。









图片声明：本站部分配图来自人工智能系统AI生成,觅知网授权图片,PxHere摄影无版权图库。本站只作为美观性配图使用,无任何非法侵犯第三方意图,一切解释权归图片著作权方,本站不承担任何责任。如有恶意碰瓷者,必当奉陪到底严惩不贷!




内容声明：本文中引用的各种信息及资料（包括但不限于文字、数据、图表及超链接等）均来源于该信息及资料的相关主体（包括但不限于公司、媒体、协会等机构）的官方网站或公开发表的信息。部分内容参考包括:(百度百科,百度知道,头条百科,中国民法典,刑法,牛津词典,新华词典,汉语词典,国家院校,科普平台)等数据,内容仅供参考使用,不准确地方联系删除处理！本站为非盈利性质站点,发布内容不收取任何费用也不接任何广告!




免责声明：我们致力于保护作者版权，注重分享，被刊用文章因无法核实真实出处，未能及时与作者取得联系，或有版权异议的，请联系管理员，我们会立即处理，本文部分文字与图片资源来自于网络，部分文章是来自自研大数据AI进行生成,内容摘自(百度百科,百度知道,头条百科,中国民法典,刑法,牛津词典,新华词典,汉语词典,国家院校,科普平台)等数据,内容仅供学习参考,不准确地方联系删除处理!的,若有来源标注错误或侵犯了您的合法权益，请立即通知我们，情况属实，我们会第一时间予以删除，并同时向您表示歉意,谢谢!