热ICE填充和凹部蚀刻匹配的制作方法

电气元件制品的制造及其应用技术热ice填充和凹部蚀刻匹配相关申请的交叉引用1.本技术要求于2020年2月27日申请的美国专利申请no.62/982,500的优先权利益，其全部内容都通过引用合并于此。技术领域2.本公开内容整体上涉及半导体衬底的处理。一些实施方案涉及半导体衬底上的材料的填充和蚀刻。背景技术：3.这里提供的背景描述是为了总体呈现本公开的背景的目的。当前指定的发明人的工作在其在此背景技术部分以及在提交申请时不能确定为现有技术的说明书的各方面中描述的范围内既不明确也不暗示地承认是针对本公开的现有技术。4.用于集成电路的半导体设备制造是用于改进设备性能和增加集成电路中的设备密度的日益复杂和繁琐的工艺组。经过几代集成电路，最小设备特征的尺寸已从微米缩小到约22nm。包括各种绝缘和介电材料的大量沉积及蚀刻的许多操作被用于实现待达到的这样的特征尺寸。为了实现特征尺寸上的缩小，在每代集成电路中，都设计出新的制造工艺和设备，并花费可观的时间来改变设备及电路布局。新生代的集成电路已必须应对其他问题。这些问题包含基本材料上的限制以及用于制造集成电路的工艺中所涉及的物理性质。技术实现要素：5.此处所述的多种实施方案包含半导体设备及制造半导体设备的方法。所述方法可以包含：蚀刻设置在半导体衬底上的多层堆叠件中的高深宽比通道，所述多层堆叠件包含多组氧化物和非氧化物层；使用热原子层沉积(ald)工艺，以氧化物填充所述高深宽比通道中的每一者；使用湿法化学蚀刻对所述氧化物进行凹部蚀刻，以形成经凹部蚀刻的通道；以及覆盖所述经凹部蚀刻的通道，以利用传导性材料重新填充所述经凹部蚀刻的通道的被蚀刻部分。6.在所述方法中，以si氧化物填充所述高深宽比通道中的每一者还可以包含：在多个区块中沉积si氧化物，每个所述区块含有后接钝化操作的多个生长循环，所述生长循环中的每一者包含：在抑制操作期间将抑制剂引入其中设置所述半导体衬底的室中，后接多个热ald沉积循环。7.所述方法还可以包含在每个ald沉积循环期间注入h2、o2、ar和n2气体以及氨基硅烷/btbas前体，以在每个循环沉积亚埃厚度的氧化物。8.在所述方法中，所述抑制剂可以包含各自充当抑制剂的多种气体。9.在所述方法中，所述抑制操作可以维持少于约1秒。10.所述方法还可以包含在所述生长循环期间，维持其上设置有半导体衬底的基座的约550-650℃的温度以及所述室中的约10-20托的压强。11.所述方法还可以包含在所述钝化操作期间注入h2、o2、ar和n2气体，以移除残余的抑制剂，并使所述高深宽比通道中的每一者中的所述si氧化物的暴露表面钝化，所述钝化操作维持介于不到一分钟和约两分钟之间。12.所述方法还可以包含在下述情况下将每个生长循环中使用的气体清扫出所述室：所述抑制操作之后，关联于所述抑制操作的所述热ald沉积循环之前和之后，以及所述钝化操作之后。13.在所述方法中，以si氧化物填充所述高深宽比通道中的每一者还可以包含：在于所述区块中的第一者中沉积所述si氧化物之前，在所述高深宽比通道中的每一者内沉积第一热si氧化物ald衬垫层，以形成衬垫层；以及在于所述区块中的最后一者后在所述高深宽比通道中的每一者内沉积所述si氧化物之后，沉积第二热si氧化物ald衬垫层。14.所述方法针对以所述si氧化物填充所述高深宽比通道中的每一者还可以包含：确定区块的数量、每个区块内的生长循环的数量、以及每个生长循环内的热ald沉积循环的数量，其中至少一者取决于所述高深宽比通道中的每一者的关键尺寸、以及其中将沉积所述si氧化物的结构的质量。15.在所述方法中，对所述si氧化物进行凹部蚀刻还可以包含：使用约100:1的hf:h2o的稀释hf(dhf)蚀刻对所述si氧化物进行蚀刻，所述si氧化物沿着所述高深宽比通道中的每一者的宽度和深度具有相对恒定的蚀刻速率。16.在所述方法中，覆盖所述经凹部蚀刻的通道还可以包含：使用等离子体增强化学气相沉积在所述经凹部蚀刻的通道中沉积多晶si。17.所述方法还可以包含：在形成所述多个高深宽比通道之前，在所述多层堆叠件上生长场氧化物；以及使所述多晶si平坦化以暴露所述场氧化物，在所述多晶si的平坦化之后，所述场氧化物的顶部表面与在所述高深宽比通道中的每一者中的所述多晶si的顶部表面位于一平面中。18.所述方法还可以包含：沉积足够数量的所述si氧化物以覆盖所述场氧化物；以及在对所述si氧化物进行凹部蚀刻之前使所述si氧化物平坦化，使得在所述si氧化物的平坦化之后，所述场氧化物的顶部表面与在所述高深宽比通道中的每一者中的所述si氧化物的顶部表面位于一平面中。19.所述方法还可以包含沉积交替的sio2和sin层作为所述多层堆叠件。20.在该方法中，对所述si氧化物进行凹部蚀刻可避免使用气相蚀刻对所述si氧化物进行蚀刻。21.一种nand设备可以包含：多层堆叠件，其设置在半导体衬底上，所述多层堆叠件包含交替材料的多对的层，并且具有设置在其中的多个高深宽比通道；场氧化物，其设置在所述多层堆叠件上；热原子层沉积(ald)硅(si)氧化物，其设置在所述高深宽比通道中的每一者内，所述si氧化物被湿法化学蚀刻，使得所述si氧化物的表面在所述场氧化物的底部的下面；以及多晶si(poly-si)盖层，其设置在所述高深宽比通道中的每一者内在所述si氧化物上。22.所述多层堆叠件的所述多对的层可以包含sio2层和sin层。23.所述高深宽比通道中的每一者的深度可以介于约4微米与约8微米之间，且所述高深宽比通道中的每一者的宽度介于约50nm与100nm之间。24.所述高深宽比通道中的每一者中的所述多晶si盖层的深度可以为所述高深宽比通道的深度的约1-4％。附图说明25.在附图的视图中，一些实施方案以示例性而非限制性的方式示出。在若干视图中，对应的参考文字指示对应的部件。附图中的元件未必按比例绘制。附图中所示的配置仅为示例，且不应以任何方式解读为限制所公开主题的范围。26.图1a-1d为根据示例性实施方案显示间隙填充结构的图。27.图2为根据示例性实施方案显示制造结构的方法的示意图。28.图3为根据示例性实施方案显示图1a所示的通道内的蚀刻均匀性的示图。29.图4根据示例性实施方案显示了图1所示的结构的制造流程图。30.图5为根据示例性实施方案的机器的框图。具体实施方式31.以下说明包含实行本公开的主题的说明性实施方案的系统、方法、技术、指令序列以及计算机器程序产品。在以下描述中，为了说明的目的，说明了许多特定细节以提供对示例性实施方案的完整了解。然而，对于本领域技术人员而言将显而易见的是，本发明的主题可在不具有这些特定细节的情况下实践。32.为了生成各种类型的半导体设备和集成电路(例如nand内存结构)，可使用多个处理操作。这样的工艺可包含：沉积例如用于形成多层膜堆叠件的多个(如四十个)传导性层和/或介电层、竖直蚀刻该堆叠件成为高深宽比通道、以及填充通道。然而，水平和竖直平面两者上的工艺变化性可能导致待在后续层中转移和放大的一层的处理(例如填充或平坦化)上的变化。这可能会使误差更加复杂且造成设备性能差和产品良率低。尤其是，如此设备的产生中所涉及的工艺中的一些可能依赖于蚀刻膜中的沟槽或通道以使这些通道具有高深宽比(即高的通道深度比开口的比例)、并接着填充通道。然而，高深宽比通道的填充可能导致在通道内的材料不均匀分布。所以，这可能导致通道内填充材料的特性随着深度而变化。该变化可能由于通道内材料的成分上的变化以及与该材料反应的蚀刻深度依赖性能力而进一步影响通道内的蚀刻。上文所述的全部都可能导致可靠度和性能问题。因此，对这样的工艺以及在这样层的蚀刻和填充方面的严密控制会是合乎期望的。33.图1a-1d根据示例性实施方案显示了间隙填充结构。图1a中所示的间隙填充结构100可以是3d nand结构，针对该3d nand结构说明一通用的工艺，可能存在其他操作但为了方便起见而未描述。nand为布尔(boolean)运算符，当且仅当所有操作数的值为1时才提供值0，否则为1(相当于not and)。虽然并未描述，但可在所述操作的一些或所有者之间提供清洁操作。这样的清洁操作可以包括使用rca清洁和去离子水冲洗，然后吹干结构(也可以使用溶剂和酸(例如氢氟(hf)酸)冲洗)。尤其，图1a显示了包含生长于例如半导体或绝缘衬底(如si衬底)之类的晶片110上的多层膜堆叠件102(后称堆叠件102)的单元。半导体或绝缘衬底是支撑材料，半导体设备的元件是在该支撑材料上或内制造或附接。例如，这样的衬底可以是具有约300mm的厚度的si衬底。堆叠件102可利用不同工艺(例如等离子体增强化学气相沉积(pecvd)或等离子体增强原子层沉积(peald))来沉积。即，ald为基于采用两种或更多种前体或反应物的气相化学工艺的顺序使用的薄膜沉积技术。这些前体可以按顺序的自限制方式一次一种与材料表面发生反应。薄膜可通过重复暴露于单独的前体而缓慢沉积。所沉积的膜102a、102b可包含成对的独立层：包括氧化物/氮化物(onon)、氧化物/多晶si(opop)或氧化物/金属(omom)。多晶硅可为具有许多不同尺寸和取向的单晶区域的硅。氧化物可例如为sio2，氮化物可例如为sin，且金属可例如为w、co和/或mo。各膜102a、102b的厚度可对于相同类型的膜或对于所有膜都相同，且可取决于所制造的设备。例如，各膜可以为约25-30nm，且因此各对膜(例如on)可例如为约50-60nm。然而，这种膜组仅是示例，且可使用其他氧化物、氮化物和金属。34.一旦沉积了堆叠件102，就可以在堆叠件102上沉积场电介质104，以保护堆叠件102的表面。在一些实施方案中，场电介质可以是相对厚的介电质，其被形成以钝化并保护有源设备区域以外的半导体表面。例如，场电介质104可以是约100-150nm(或高达约500nm)的氧化物层(例如sio2)。例如，场电介质104可通过湿法氧化而形成。35.在待形成通道的区域上方的场电介质104可接着被移除，其可露出堆叠件102。可使用光刻工艺来沉积并图案化光致抗蚀剂以暴露其中待形成通道的堆叠件102的区域。可使用蚀刻来产生穿过堆叠件102的高深宽比竖直通道，如图1b所示。在多种实施方案中，蚀刻可以是反应性离子(气体)蚀刻或湿法化学蚀刻，如以下更详细说明的。通道宽度在约4-8微米的深度的情况下可以为约50-100nm，其可为技术节点且具体取决于客户。虽然并未显示，但可在通道内将多晶si衬垫层沉积于堆叠件102上，以形成多晶si衬垫层。当在操作中时，电荷可存储在堆叠件102(例如onon层)中，且电流可由多晶si衬垫层载运。36.注意，多个单元100a、100b、100c显示于图1b的间隙填充结构100中。如图所示，各单元100a、100b、100c可包含设置在晶片110上的堆叠件102，且场电介质104设置在堆叠件102上。37.在多晶si衬垫层覆盖堆叠件102的情况下的竖直通道可利用例如sio2之类的通道氧化物106(下文称为通道氧化物106)进行填充。可将通道氧化物106设置为过度填充(或过度装载)通道约30-70nm(其也可形成在场电介质104上)。各单元100a、100b、100c的过度填充结构被显示于图1c中。38.在一些实施方案中，在沉积通道氧化物106之后，可利用化学机械平坦化(cmp)工艺将所产生的结构平坦化。cmp可使用适合于移除通道内的氧化物和场氧化物的一部分的浆液和抛光装置，使得平坦化后，通道内的氧化物的顶部表面与场氧化物位于相同平面内。39.在平坦化之后，如果使用了通道氧化物106，则可接着对通道氧化物106进行凹部蚀刻，以移除通道氧化物106的一部分，如图1d中针对各单元100a、100b、100c所示。虽然通道氧化物106可通过气相蚀刻(例如使用hf或xef2气体)蚀刻，但在此处所述的实施方案中，湿法化学蚀刻(例如稀释hf(dhf)或缓冲氧化物(boe)蚀刻)可取而代之用于执行蚀刻。湿法化学蚀刻是使用液态化学品或蚀刻剂从衬底移除材料的材料移除工艺，而气相蚀刻为使用气态蚀刻剂从层移除材料的材料移除工艺。图案可由衬底上的光致抗蚀剂掩模限定，且未被掩模保护的下伏材料被液态化学品蚀刻掉。在一些实施方案中，100:1dhf蚀刻可维持约5-60分钟，以获得逐个通道(y方向上)的均匀凹部深度。可从场电介质104的顶部回蚀足够量的通道氧化物106，例如约100-150nm，然而这可以具体取决于顾客及/或设备。40.因此，各单元100a、100b、100c中的堆叠件102可包含以通道氧化物106填充的通道。虽然未显示，但各单元100a、100b、100c中的通道可在x方向上延伸显著的距离(例如用于字线)。各单元100a、100b、100c中的通道可同时被蚀刻。上述热ald工艺用于将通道氧化物106填充在各单元100a、100b、100c中的通道内，其可导致在通道氧化物106的蚀刻后出现在单元100a、100b、100c中的通道氧化物106的不同高度之间的最小差异。41.接着可将多晶si盖层108沉积于通道内，以填充通道的剩余部分。盖层可填充或覆盖/密封结构。接着可使结构平坦化，使得多晶si盖层108的上表面与场电介质104位于一平面中，如图1a的最终图所示。通往多晶si盖层108的触点可利用金属(尤其例如al、cu、w、sn、au、ag及/或mo)制造以形成触点。例如，通往多晶si盖层108的触点可导致通往3dnand结构的字线的触点。42.虽然已在上述工艺中描述了许多操作，但期望通过例如增加设备产能、减少处理步骤数、减少处理期间使用的材料量、或减少处理时间量，来使半导体设备制造中的操作成本降低。如图1a所示，所产生的单一单元的3d nand结构可包含使用电介质蚀刻形成的高深宽比通道。如上所述，可将各种蚀刻工艺用于产生高深宽比通道。然而，各类型的蚀刻工艺可能具有其优点和缺点，包括对于材料组成和尺寸特性的敏感性。即使是蚀刻速率上的小偏差也可能导致通道尺寸变化。当尝试产生高深宽比通道、或当特征尺寸(关键尺寸)在逐个特征之间有所不同时，这些蚀刻速率上的偏差可能会产生问题。因此，关键尺寸可以是最小特征的尺寸(且也可称为线宽或特征宽度)。例如，虽然在一些情形中，气相/气体蚀刻比湿法蚀刻(例如凹部蚀刻后利用缓冲氧化物蚀刻(boe)dhf 100:1)提供更为匹配的蚀刻凹部，但更合乎期望的是使用湿法化学蚀刻来降低成本。湿法蚀刻速率(wer)可取决于处理期间所使用的rf功率和温度两者。由于处理中没有注意的情况下的晶片中心和晶片边缘之间的凹部蚀刻变化，这可导致晶片范围的设备性能变化。43.图2为根据示例性实施方案显示了制造结构的方法的示意图。图2中所示的工艺200可用于制造图1中所示的间隙填充结构(或此处所述的其他结构)。工艺200可以在一或更多(例如所示的n个)经处理晶片与待处理晶片交换时开始。晶片可利用用于生长室中的抑制剂受控暴露(inhibitor controlled exposure：ice)抑制的等离子体活化在能够进行500-800℃晶片处理的平台上进行处理。热ice工艺方法可以使得能够制造在整个竖直通道和整个晶片上具有近似匹配的wer性能的间隙填充材料(氧化物)。这可以使凹部蚀刻深度能够在形成通道的湿法凹部蚀刻之后在整个竖直通道和整个晶片上匹配。44.移动至基座的晶片最初可在浸泡操作中被升高至基座温度。45.在浸泡操作之后，可执行初始沉积工艺。初始沉积工艺可包含晶片上的衬垫的沉积。可通过ald生长一系列的层。虽然在一些情形中，peald可用于沉积氧化物，但peald的使用可能在高深宽比通道中的氧化物内造成组成上的问题(例如孔隙)。因此，可以将热ald用于沉积氧化物。与peald工艺相比，热ald工艺可发生在相对高温(例如约550-650℃的基座温度)下。在热ald工艺中，前体可在所关注的层(例如si衬底)的经加热表面上反应。热ald工艺可以在通过使用真空泵以及例如n2之类的惰性气体的受控流动维持在低于大气压的压强下的经加热的反应器中执行，该惰性气体也可用于钝化。由于热ald工艺可涉及表面反应，所以该工艺可以是自限制性的。46.热ald工艺的初始阶段可重复第一组ald循环(例如约150个)。在ald工艺的初始阶段期间，在清扫室之后，结构的暴露表面可利用si前体(及其他气体)掺杂，以使得表面反应能在沉积时进行。这种前体可以包含氨基硅烷，对于sin或sio2沉积而言例如双(叔丁基氨基)硅烷(btbas)、二异丙基氨基硅烷(dipas)、双(二乙基氨基)硅烷(bdeas)、三(二甲基胺)硅烷(3dmas)和四(二甲基胺基)硅烷(4dmas)。例如，可将h2、o2、ar、n2及btbas全部引入处理室(n2及ar可以是用于形成氧化物的btbas及h2与o2的载气)，该h2、o2、ar、n2及btbas可维持在低压下。在一些实施方案中，例如，处理室可维持在约10-20托(torr)，且其上设置晶片的基座可维持在约550-650℃，可将约3-5l/m的h2、3-5l/m的o2、20-50l的ar、1-3l/m的btbas前体、以及20-50l的n2引入处理室以产生氧化物。h2及o2的压强可在注入器上方增加并经历自燃(autoignition)，以形成更具有反应性的物质，例如h2o蒸气、h2o2、或o*。h2和o2两者的使用可以是优选的，因为sio2生长在无h2的情况下于低温下是受限的，且较高温度下的沉积速率显著减小(例如约为当h2及o2两者都存在时所实现的一半)。47.尤其是，在掺杂前体以使得前体分子能进行表面吸附和反应之后，可将室清扫以去除副产物。结构表面上的前体分子可通过热氧化性活化而转换成所需的绝缘体(sin或sio2)，且然后接着对未转换的前体分子进行另一清扫。48.在初始沉积工艺后，可执行热ald工艺的一或更多个ice区块工艺。ice区块工艺的数量可以是所制造的特征的函数。各ice区块工艺可包含一或更多个生长循环，其中最后一者之后可接着进行生长循环中所生长的层的钝化。各生长循环可以是导致层生长的成组的操作。生长循环的数量可独立于第一热ald循环数(即，生长循环的数量可以与第一ald循环数相同或不同)。例如，在一些实施方案中，可使用约10-30个生长循环。ice区块、各ice区块内的生长循环和/或各生长循环内的热ald沉积循环的数量可取决于被填充的特征(通道)的关键尺寸以及输入的结构的质量。例如，循环数可随着通道宽度渐增而增加。如果结构难以填充且具有多个夹止点，也可增加ice区块的数量：各ice区块用于针对各单独的夹止点。即，生长循环的数量可例如为结构的内凹(re-entrancy)(即结构的侧壁的从下边界至上边界的轮廓上的减少/逐渐变细)的函数。由于ald工艺可在每循环沉积(亚)埃((sub)angstrom)厚度，所以可在原子尺度下实现对于沉积工艺的控制。49.各生长循环可以包含抑制处理前一生长循环的ald沉积的最上层，其后是通过热ald工艺生长的另一系列的层。可将ald沉积重复第二ald循环数。第二ald循环数可独立于第一ald循环数和/或生长循环数。例如，在一些实施方案中，第二循环数可以为约10个循环。50.抑制可以是在结构的表面上引入一或更多种气体作为抑制剂的表面处理，其后可将生长室进行清扫。抑制剂可以是减缓或防止特定化学反应或其他工艺的物质、或降低特定反应物的活性的物质。例如，在一些实施方案中，抑制剂可以是以下一者或多者：碘(i2)、hi、hf、hcl、hbr、nf3、f2、cl2、icl2、ncl3、磺酰卤、二醇(例如，乙烷二醇、乙二醇、乙烯二醇、丙二醇)、二胺(乙二胺、丙二胺等))、乙炔、乙烯和类似的不饱和烃、co、co2、吡啶、哌啶、吡咯、嘧啶、咪唑和/或苯，但该清单并非排除性的。例如，在一些实施方案中，处理室可维持在约1-10托并具有约500-2000w的等离子体功率，且可引入约3-5l/m的h2、0.2-2l/m的o2、20-50l的ar、0.2-0.6l的nf3及20-50l的n2持续约0.1-10秒(例如约0.4-1秒)以提供抑制处理。51.生长循环内的热ald沉积可采用类似于初始ald沉积的特性。即，在一些实施方案中，处理室可维持在约10-20托，而可将约3-5l/m的h2、3-5l/m的o2、20-50l的ar、1-3l/m的btbas前体、以及20-50l的n2引入处理室。ald功率可以为约2-5kw，而rf功率在h2/o2流动时开启约0.5秒。如上所述，其上设置晶片的基座可维持在约550-650℃。生长循环中的ald沉积的各循环时间可以为约0.5-2.5秒。52.如上所述，各ice区块可在ice区块的生长循环后的结构钝化完成的情况下结束。钝化可以是使表面处的断开键失去活性的工艺。在钝化期间，可移除ice区块的生长循环中的每一者期间沉积的抑制剂的残余量。钝化可维持执行数十秒，在一些实施方案中例如约40秒。例如，在一些实施方案中，处理室可维持在约1-10托并具有约500-2000w的等离子体功率，且可引入约l-5l/m的h2、l-5l/m的o2、20-50l的ar以及20-50l的n2维持约40-120秒，以使结构钝化。如上所述，其上设置晶片的基座可维持在约550-650℃。53.在最终ice区块工艺执行之后，可使用类似的沉积特性来执行最终ald工艺，多晶si盖层可通过pecvd沉积在结构上，并执行沉积后序列。最终ald工艺可以是ald衬垫沉积。ald序列可重复第三ald循环数。第三ald循环数可独立于第一ald循环数、第二ald循环数和/或生长循环数。沉积后序列可包含添加ar至室以及将系统压强降低至低基压(例如约0.5t)、以及将晶片从室移除前的结构的任何退火和/或化学机械抛光。例如，850℃、30分钟的n2退火可减少wer并容许更佳的深度可控制性。54.图3为根据示例性实施方案显示了图1a所示的通道内的蚀刻均匀性的示图。尤其是，图3为通道各处的湿法蚀刻速率比(werr)的测量值。werr可以是蚀刻氧化物(即通道中的氧化物)相比于测试晶片上相同氧化物的热生长层在一组特定工艺条件(包括蚀刻剂、蚀刻发生时所处的浓度及温度)下的湿法蚀刻速率。在图3中，werr为氧化物的蚀刻速率(a/秒)，例如在100:1dhf中/生长于炉中的高质量热sio2的蚀刻速率(a/秒)。如图3所示，werr在整个深度各处不变。这可以是由于因使用热ald沉积工艺而产生的通道各处的具有基本上均匀膜质量的氧化物。这也与使用等离子体增强ald(peald)工艺沉积的氧化物的werr不同，由于通道顶部处相对底部处的离子轰击上的差异(其亦造成通道之间的变化)，该氧化物在通道顶部具有较低werr，且在通道底部具有较高werr。此外，与热ald氧化物不同，通道中的peald氧化物的werr也会具有随着通道内的位置而不同的werr。即，peald氧化物可能在通道中央具有较高werr，其可能导致湿法蚀刻工艺期间的接缝爆裂。当测试时，相比于使用peald工艺时的＞约20％的深度变化、以及具有一或更多个夹止点的基本长圆形(或罐/瓶形状)剖面区域，使用热ald工艺时，蚀刻变化可显示通道范围中从平均蚀刻深度起算＜约5％的深度变化以及各通道范围的相对恒定的剖面区域(例如针对130nm目标深度蚀刻，在从约125-135nm的范围内的深度)。55.图4根据示例性实施方案显示了图1所示的结构的制造流程图。在图4中可能仅显示制造期间所使用的操作中的一些。56.在操作402，可在si衬底上制造多层结构。多层结构可含有onon层、opop层或omom层中的一或更多者。场氧化物可生长于多层结构上。57.在操作404，可在横跨si衬底的多个单元中的各单元中，在场氧化物和多层结构中蚀刻通道。标准光刻工艺可用于定义通道并产生通道。通道可以是高深宽比通道，其深度显著大于宽度(例如＞约10倍，如20倍)。例如，通道可通过等离子体蚀刻或湿法化学蚀刻移除，且取决于多层结构的层的组成。多晶si膜可沉积于通道内，使得多层结构的层能在最终结构中保留电荷。58.在操作406，可将热ald工艺用于沉积氧化物。热ald工艺可使用多个区块，在这些区块中，氧化物的部分利用吸附于暴露表面上且与该暴露表面反应的前体蒸气沉积。可将残余的前体和反应副产物清扫掉，且表面(其含有反应性氧物质)暴露于共反应物。对于热ald工艺而言，共反应物可以是h2o(或者对于peald而言为低损伤性等离子体o2)，以使表面氧化并移除表面配体。接着可将来自共反应物的反应产物清扫掉。接着在区块的最后沉积层的钝化之前，可在最上层上提供一种或更多种抑制剂(例如nf3)。热ald氧化物会比peald氧化物较不致密。这可导致较高的湿法蚀刻速率大小以及较低的电介质击穿电压。59.在操作408，可通过利用化学机械抛光工艺使氧化物沉积之后所产生的结构平坦化。在一些实施方案中，在蚀刻通道氧化物之前，可不使所产生的结构平坦化。60.在操作410，可以将湿法化学蚀刻剂用于对通道中的氧化物进行凹部蚀刻。例如，dhf蚀刻可用于蚀刻少于通道的整体深度的约5％。根据需要，回蚀刻氧化物的顶部可以在场氧化物的底部之上或之下。61.在氧化物的凹部蚀刻之后，可在操作412将多晶si盖层沉积于经凹部蚀刻的区域中。然后可使最终结构平坦化并从室移除。62.图5为根据示例性实施方案的机器的框图，其中结合了图1a的结构。本文所述的示例可包含逻辑、多个部件或机构，或可通过逻辑、多个部件或机构而操作。电路系统可以是在包含硬件(例如简单电路、栅极、逻辑等)的有形实体中实施的电路集合。电路系统构件可随时间推移及基本硬件可变性而具有灵活性。电路系统可以包含在操作期间可以单独或组合的方式执行指定操作的构件。在一示例中，可以固定不可变的方式设计电路系统的硬件以执行特定操作(例如硬连线)。在一示例中，电路系统的硬件可包含可变连接实体部件(例如执行单元、晶体管、简单电路等)。这可以包括经物理方式(例如经磁性方式、经电气方式、通过不变质量粒子的可移动设置等)修改以将特定操作的指令进行编码的计算机可读介质。当连接实体部件时，使硬件部件的基本电气性能会改变(例如，从绝缘体变成导体，反之亦然)。指令会使嵌入式硬件(例如执行单元或加载机构)能经由可变连接而在硬件中产生电路系统的构件，以在进行操作时执行特定操作的部分。因此，当设备进行操作时，计算机可读介质会被通信地耦合至电路系统的其他部件。在一示例中，实体部件中的任一者可用在多于一个的电路系统中的多于一个的构件中。例如，在操作中，执行单元可在一时间点时用于第一电路系统的第一电路中，而在不同时间时由第一电路系统的第二电路、或由第二电路系统的第三电路再使用。63.机器500(例如计算机系统)可以包含处理器502(例如中央处理单元(cpu)、硬件处理器核、或其任何组合)、图形处理单元(gpu)(其可以是cpu的部分或是分开的)、主存储器504以及静态存储器506，以上各者中的一些或全部可经由链路(例如总线)508彼此通信。机器500还可包含显示器510、字母数字输入设备512(例如键盘)以及用户接口(ui)导航设备514(例如鼠标)。在一示例中，显示器510、字母数字输入设备512以及ui导航设备514可以是触摸屏显示器。机器500可另外包含存储设备(例如驱动单元)516、信号产生设备518(例如扬声器)、网络接口设备520以及一或更多传感器521，例如全球定位系统(gps)传感器、罗盘、加速度计、或另一传感器。机器500可包含传输介质526(例如串行的(例如通用串行总线(usb))、平行的、或其他有线或无线的(例如红外线(ir)、近场通信(nfc)等)连接)，以与一或更多外围设备(例如打印机、卡阅读机等)进行通信、或控制该一或更多外围设备。64.存储设备516可包含机器可读介质522，一组或多组数据结构或指令524(称为软件)可存储于机器可读介质522上，这些数据结构或指令524实现本文所述技术或功能中的任一或多者、或被本文所述技术或功能中的任一或多者使用。指令524在其由机器500执行的期间，也可完全或至少部分地存在于主存储器504内、静态存储器506内、处理器502内、或gpu内。在一示例中，处理器502、gpu、主存储器504、静态存储器506、或存储设备516中的一者或任何组合可构成机器可读介质。65.虽然机器可读介质522被显示为单一的介质，然而术语“机器可读介质”可包含被配置以存储一或更多指令524的单一介质、或多个介质(例如集中式或分布式数据库和/或相关高速缓存及服务器)。术语“机器可读介质”可包含：能够存储、编码、或运载用于由机器500执行以及使机器500执行本公开内容的技术中的任一或多者的指令524的任何介质；或能够存储、编码、或运载由这样的指令524所使用或与其相关的数据结构的任何介质。非限制性机器可读介质示例可包含固态存储器以及光学与磁性介质。在一示例中，海量机器可读介质包含具有多个粒子的机器可读介质522，该多个粒子具有不变质量(例如静质量)。因此，海量机器可读介质并非瞬时传播信号。海量机器可读介质的特定示例可包含非挥发性存储器，例如半导体存储器设备(例如电子可编程只读存储器(eprom)、电子抹除式可编程只读存储器(eeprom))以及快闪存储器设备；磁盘，例如内部硬磁盘及可移动磁盘；磁光盘；以及cd-rom与dvd-rom磁盘。指令524可经由网络接口设备520通过传输介质526在通信网络上进一步发送或接收。66.因此，结合主存储器504及静态存储器506，处理器502可用于操作所述清洁装置。主存储器504及静态存储器506中的一者或更多者可包含图1a所示的3d nand设备。显示器510、字母数字输入设备512、ui导航设备514以及信号产生设备518可用于针对清洁的工艺通知操作者，包括完成或错误、以及各清洁装置的大约移除量(可使用传感器521)。信息可经由网络接口设备520提供给操作者(例如行动设备的操作者)。当指令524由处理器502执行时，全部机构都可受到控制。67.示例1是一种制造半导体设备的方法。所述方法包含：蚀刻设置在半导体衬底上的多层堆叠件中的高深宽比通道，所述多层堆叠件包含多组氧化物和非氧化物层；使用热原子层沉积(ald)工艺，以氧化物填充所述高深宽比通道中的每一者；使用湿法化学蚀刻对所述氧化物进行凹部蚀刻，以形成经凹部蚀刻的通道；以及覆盖所述经凹部蚀刻的通道，以利用传导性材料重新填充所述经凹部蚀刻的通道的被蚀刻部分。68.在示例2中，示例1的主题包括，以氧化物填充所述高深宽比通道中的每一者还可以包含：在多个区块中沉积硅(si)氧化物，每个所述区块含有后接钝化操作的多个生长循环，所述生长循环中的每一者包含：在抑制操作期间将抑制剂引入其中设置所述半导体衬底的室中，后接多个热ald沉积循环。69.在示例3中，示例2的主题包含在每个ald沉积循环期间注入h2、o2、ar和n2气体以及氨基硅烷前体，以在每个ald沉积循环沉积亚埃厚度的氧化物。70.在示例4中，示例2-3的主题包括：所述抑制剂包含各自充当抑制剂的多种气体。71.在示例5中，示例4的主题包括：所述抑制操作维持少于约1秒。72.在示例6中，示例2-5的主题包含：在所述生长循环期间，维持其上设置有半导体衬底的基座的约550-650℃的温度以及所述室中的约10-20托的压强。73.在示例7中，示例2-6的主题包含在每个钝化操作期间注入h2、o2、ar和n2气体，以移除残余的抑制剂，并使所述高深宽比通道中的每一者中的所述si氧化物的暴露表面钝化，所述钝化操作维持长达约两分钟。74.在示例8中，示例2-7的主题包含在下述情况下将每个生长循环中使用的气体清扫出所述室：所述抑制操作之后，关联于所述抑制操作的所述热ald沉积循环之前和之后，以及所述钝化操作之后。75.在示例9中，示例2-8的主题包括，以si氧化物填充所述高深宽比通道中的每一者还包含：在于所述区块中的第一者中沉积所述si氧化物之前，在所述高深宽比通道中的每一者内沉积第一热si氧化物ald衬垫层，以形成衬垫层；以及在于所述区块中的最后一者后在所述高深宽比通道中的每一者内沉积所述si氧化物之后，沉积第二热si氧化物ald衬垫层。76.在示例10中，示例2-9的主题包括，针对以所述si氧化物填充所述高深宽比通道中的每一者还可以包含：确定区块的数量、每个区块内的生长循环的数量、以及每个生长循环内的热ald沉积循环的数量，其中至少一者取决于所述高深宽比通道中的每一者的关键尺寸、以及其中将沉积所述si氧化物的结构的质量。77.在示例11中，示例1-10的主题包括，对所述氧化物进行凹部蚀刻还可以包含：使用约100:1的hf:h2o的稀释hf(dhf)蚀刻对所述氧化物进行蚀刻，所述氧化物沿着所述高深宽比通道中的每一者的宽度和深度具有相对恒定的蚀刻速率。78.在示例12中，示例1-11的主题包括，覆盖所述经凹部蚀刻的通道包含：使用等离子体增强化学气相沉积在所述经凹部蚀刻的通道中沉积多晶si。79.在示例13中，示例12的主题包含：在形成所述多个高深宽比通道之前，在所述多层堆叠件上生长场氧化物；以及使所述多晶si平坦化以暴露所述场氧化物，在所述多晶si的平坦化之后，所述场氧化物的顶部表面与在所述高深宽比通道中的每一者中的所述多晶si的顶部表面位于一平面中。80.在示例14中，示例13的主题包含：沉积足够数量的所述氧化物以覆盖所述场氧化物；以及在对所述氧化物进行凹部蚀刻之前使所述氧化物平坦化，使得在所述氧化物的平坦化之后，所述场氧化物的顶部表面与在所述高深宽比通道中的每一者中的所述氧化物的顶部表面位于一平面中。81.在示例15中，示例1-14的主题包含沉积交替的sio2和sin层作为所述多层堆叠件。82.在示例16中，示例1-15的主题包括其中：对所述氧化物进行凹部蚀刻避免使用气相蚀刻对所述氧化物进行蚀刻。83.示例17是一种nand设备，其包含：多层堆叠件，其设置在半导体衬底上，所述多层堆叠件包含交替材料的多对的层，所述多层堆叠件包含设置在其中的多个高深宽比通道；场氧化物，其设置在所述多层堆叠件上；热原子层沉积(ald)硅(si)氧化物，其设置在所述高深宽比通道中的每一者内，所述si氧化物被蚀刻，使得所述si氧化物的表面在所述场氧化物的下面；以及多晶si(poly-si)盖层，其设置在所述高深宽比通道中的每一者内在所述si氧化物上。84.在示例18中，示例17的主题包括，所述多层堆叠件的所述多对的层包含sio2层和sin层。85.在示例19中，示例17-18的主题包括，所述高深宽比通道中的每一者的深度介于约4微米与约8微米之间，且所述高深宽比通道中的每一者的宽度介于约50nm与100nm之间。86.在示例20中，示例17-19的主题包括，所述高深宽比通道中的每一者中的所述多晶si盖层的深度是所述高深宽比通道的深度的约1-4％。87.示例21是一种半导体的制造方法，该方法包含：蚀刻设置在半导体衬底上的多层堆叠件中的高深宽比通道，所述多层堆叠件包含多组硅(si)氧化物和非si氧化物层；在多个区块中于所述多个高深宽比通道中沉积通道氧化物，直到所述高深宽比通道中的每一者被填充，每个所述区块含有后接钝化操作的多个生长循环，所述生长循环中的每一者包含：在一抑制操作期间将依抑制剂引入其中设置所述半导体衬底的室中，以及多个热原子层沉积(ald)沉积循环；对所述通道氧化物进行凹部蚀刻，以形成经凹部蚀刻的通道；以及利用盖层覆盖所述经凹部蚀刻的通道中的每一者，以利用传导性材料重新填充所述多个经凹部蚀刻的通道的被蚀刻部分。88.在示例22中，示例21的主题包括：在于所述区块中的第一者中沉积所述si氧化物之前，在所述高深宽比通道中的每一者内沉积第一热si氧化物ald衬垫层，以形成衬垫层；以及在于所述区块中的最后一者后在所述高深宽比通道中的每一者内沉积所述si氧化物之后，沉积第二热si氧化物ald衬垫层。89.在示例23中，示例21-22的主题包括：在形成所述高深宽比通道之前，在所述多层堆叠件上生长场氧化物；以及使所述盖层平坦化以暴露所述场氧化物，在所述平坦化之后，所述场氧化物的顶部表面与在所述高深宽比通道中的每一者中的所述盖层的顶部表面位于一平面中。90.示例24为至少一种机器可读介质，其包括当由处理电路系统执行时致使处理电路系统执行操作来实施示例1-23中的任一者的指令。91.示例25为包括用于实施示例1-23中的任一者的机构的装置。92.示例26为用于实施示例1-23中的任一者的系统。93.虽然本文讨论的主题的示例性方面已在此处显示和描述，但对于本领域技术人员而言，显而易见，这样的实施方案仅以示例方式提供。在阅读和理解本文提供的内容后，本领域技术人员现在将想到许多变化、改变和替换，而不偏离所公开主题的范围。应当理解，在实践本主题的各种实施方氨时，可以采用对在此描述的所公开主题的实施方案的各种替代方案。94.因此，说明书和附图被认为是说明性的而不是限制性的。形成其一部分的附图通过说明而非限制的方式示出了可以实践本主题的特定方面。对所示方面进行了足够详细的描述，以使本领域技术人员能够实践本文公开的教导。可以利用其他方面并从中得出其他方面，从而可以在不脱离本公开的范围的情况下进行结构和逻辑替换和改变。因此，该详细描述不应被理解为限制性的，并且各个方面的范围仅由所附权利要求以及这些权利要求所享有的全部等同方案范围来定义。旨在以下权利要求限定所公开主题的范围，并且由此覆盖在这些权利要求及其等同方案范围内的方法和结构。95.摘要将允许读者快速确定技术公开的性质。提交摘要时理解它不会用于解释或限制权利要求的范围或含义。此外，在上述详细描述中，可以看出，出于简化本公开的目的，将各种特征组合在单个方面。该公开的方法不应被解释为反映所要求保护的方面利用比每个权利要求中明确列举的更多特征的意图。相反，如以下权利要求所反映的，发明的主题在于少于单个公开方面的所有特征。因此，以下权利要求在此并入详细说明中，每个权利要求作为单独的方面独立存在。









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