一种绝缘栅双极型晶体管及制备方法与流程

电气元件制品的制造及其应用技术1.本技术涉及半导体器件技术领域，具体涉及一种绝缘栅双极型晶体管及制备方法。背景技术：2.绝缘栅双极型晶体管（insulated gate bipolar transistor，igbt）凭借着其高电压、大电流、高频率、低导通压降等特点被广泛应用于汽车、船舶、飞机、风力发电、太阳能发电、储能等工业领域以及电视、手机、空调等生活消费领域。因此igbt性能的提升对社会的进步起着极大的作用。3.igbt在导通时由p+集电区向漂移区注入空穴，空穴向发射区流动。但是在流动的过程中越靠近p基区的地方载流子浓度越低，这会导致导通压降较高。技术实现要素：4.针对上述技术问题，本技术提供一种绝缘栅双极型晶体管及制备方法，可以减小绝缘栅双极型晶体管的导通压降，同时关断损耗几乎没什么变化，可使导通压降和关断损耗有一个更好的折衷。5.为解决上述技术问题，第一方面，本技术实施例提供一种绝缘栅双极型晶体管，包括：集电极；第一导电类型的集电区，设置于所述集电极上；第二导电类型的漂移区，设置于所述集电区上；至少两个第二导电类型的第一载流子阻挡层，并排设置于所述漂移区的内部，且相邻两个所述第一载流子阻挡层之间设有第一间隙；第二导电类型的第二载流子阻挡层，设置于所述漂移区的内部，并位于所述第一载流子阻挡层的上方，以对所述第一间隙形成阻挡，所述第二载流子阻挡层与所述第一载流子阻挡层之间设有第二间隙；第一导电类型的基区，设置于所述漂移区的上表面，并与所述第二载流子阻挡层间隔设置；第一导电类型的第一源区，设置于所述基区的上表面；两个第二导电类型的第二源区，设置于所述基区的上表面，两个所述第二源区分别位于所述第一源区的两侧，并分别与所述第一源区连接；发射极，设置于所述第一源区的上表面以及两个所述第二源区的上表面；两个栅极，分别设置在所述漂移区的两侧，由所述漂移区的顶面延伸至所述漂移区的内部，所述栅极分别与所述漂移区、所述第一载流子阻挡层、所述基区、所述第二源区通过栅氧化层隔开；所述第二载流子阻挡层与所述栅氧化层之间设有第三间隙。6.可选的，所述第二间隙大于或等于所述第三间隙。7.可选的，所述第二载流子阻挡层的长度为所述第一间隙的三倍以上。8.可选的，所述第一间隙的大小为0.5~1μm；和/或，所述第三间隙的大小为0.5~1μm。9.可选的，还包括：第二导电类型的载流子存储层，设置于所述基区的下表面，并与所述第二载流子阻挡层间隔设置，所述载流子存储层的两侧分别与所述栅氧化层连接。10.可选的，还包括：第二导电类型的缓冲区，设置于所述集电区与所述漂移区之间。11.第二方面，本技术实施例还提供一种绝缘栅双极型晶体管的制备方法，包括：提供一第二导电类型的半导体衬底，所述半导体衬底包括相对设置的顶面和底面；在所述顶面的两侧分别制作沟槽；在所述沟槽的侧壁和底壁制作栅氧化层；在形成有所述栅氧化层的沟槽中淀积多晶硅；在所述沟槽之间由所述顶面向所述半导体衬底进行离子注入，制作至少两个第二导电类型的第一载流子阻挡层，所述第一载流子阻挡层并排设置，且所述第一载流子阻挡层的深度小于所述多晶硅的深度，相邻两个所述第一载流子阻挡层之间设有第一间隙；在所述沟槽之间由所述顶面向所述半导体衬底进行离子注入，制作第二导电类型的第二载流子阻挡层，所述第二载流子阻挡层位于所述第一载流子阻挡层的上方，并对所述第一间隙形成阻挡，所述第二载流子阻挡层与所述第一载流子阻挡层之间设有第二间隙，所述第二载流子阻挡层与所述栅氧化层之间设有第三间隙；在所述沟槽之间由所述顶面向所述半导体衬底进行离子注入，制作第一导电类型的基区，所述基区位于所述第二载流子阻挡层的上方，并与所述第二载流子阻挡层间隔设置；在所述沟槽之间由所述顶面向所述半导体衬底进行离子注入，制作第一导电类型的第一源区，所述第一源区位于所述基区的上表面，并与所述栅氧化层间隔设置；在所述第一源区的两侧由所述顶面向所述半导体衬底进行离子注入，制作两个第二导电类型的第二源区，两个所述第二源区位于所述基区的上表面，并分别与所述栅氧化层连接；在所述第一源区和两个所述第二源区的表面制作发射极；由所述底面向所述半导体衬底进行离子注入，制作集电区；在所述集电区的下表面制作集电极。12.可选的，所述第二间隙大于或等于所述第三间隙。13.可选的，所述第二载流子阻挡层的长度为所述第一间隙的三倍以上。14.可选的，所述第一间隙的大小为0.5~1μm；和/或，所述第三间隙的大小为0.5~1μm。15.可选的，所述在所述沟槽之间由所述顶面向所述半导体衬底进行离子注入，制作第二导电类型的第二载流子阻挡层之后，所述方法还包括：在所述沟槽之间由所述顶面向所述半导体衬底进行离子注入，制作第二导电类型的载流子存储层，所述载流子存储层位于所述基区的下表面，并与所述第二载流子阻挡层间隔设置，所述载流子存储层的两侧分别与所述栅氧化层连接。16.可选的，所述在所述第一源区的两侧由所述顶面向所述半导体衬底进行离子注入，制作两个第二导电类型的第二源区之后，所述方法还包括：由所述底面向所述半导体衬底进行离子注入，制作第二导电类型的缓冲区，所述缓冲区位于所述集电区的上表面。17.如上所述本技术的绝缘栅双极型晶体管，当正向导通时，从集电极注入的空穴经过集电区、漂移区然后从相邻的第一载流子阻挡层之间的第一间隙通过，并在第二载流子阻挡层的阻挡下，依次经过第二载流子阻挡层与第一载流子阻挡层之间的第二间隙、第二载流子阻挡层与栅氧化层之间的第三间隙，最后依次通过基区、第一源区到达发射极。由于第一载流子阻挡层和第二载流子阻挡层的阻挡，可以避免空穴立即被发射极抽走，使得留在漂移区的空穴（少子）增多，为保持电中性，漂移区中会相应形成相应数量的电子（多子），即增强了器件的电导调制效应，从而可以减小绝缘栅双极型晶体管的导通压降，同时关断损耗几乎没什么变化，可使导通压降和关断损耗有一个更好的折衷。附图说明18.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。19.图1是本技术实施例提供的一种绝缘栅双极型晶体管的结构示意图；图2是本技术实施例提供的一种第二载流子阻挡层与第一载流子阻挡层形成的阻挡结构示意图；图3是本技术实施例提供的另一种绝缘栅双极型晶体管的结构示意图；图4是本技术实施例提供的绝缘栅双极型晶体管的制作方法的流程示意图。20.本技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。通过上述附图，已示出本技术明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本技术构思的范围，而是通过参考特定实施例为本领域技术人员说明本技术的概念。具体实施方式21.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。22.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本技术不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。23.需要说明的是，在本文中，采用了诸如401、402等步骤代号，其目的是为了更清楚简要地表述相应内容，不构成顺序上的实质性限制，本领域技术人员在具体实施时，可能会先执行402后执行401等，但这些均应在本技术的保护范围之内。24.应当理解，尽管在本文可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本文范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。25.应当理解的是，术语“顶”、“底”、“上”、“下”、“侧”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。26.请参阅图1，图1是本技术实施例提供的一种绝缘栅双极型晶体管的结构示意图，该绝缘栅双极型晶体管从下至上依次包括集电极11、第一导电类型的集电区20、第二导电类型的漂移区30、至少两个第二导电类型的第一载流子阻挡层41、第二导电类型的第二载流子阻挡层42、第一导电类型的基区61、第一导电类型的第一源区62、两个第二导电类型的第二源区63、发射极12、两个栅极13以及栅氧化层70。27.具体地，集电区20设置于集电极11上，漂移区30设置于集电区20上。两个以上的第一载流子阻挡层41并排设置于漂移区30的内部，且相邻两个第一载流子阻挡层41之间设有第一间隙51。第二载流子阻挡层42设置于漂移区30的内部，并位于第一载流子阻挡层41的上方，以对第一间隙51形成阻挡，即第一间隙51正对第二载流子阻挡层42，第二载流子阻挡层42的长度满足其可以覆盖所有的第一间隙51。第二载流子阻挡层42与第一载流子阻挡层41之间设有第二间隙52，即第二载流子阻挡层42与第一载流子阻挡层41间隔设置，相互通过漂移区30的部分进行隔开。28.基区61设置于漂移区30的上表面，并与第二载流子阻挡层42间隔设置，即基区61与第二载流子阻挡层42也通过漂移区30隔开。第一源区62设置于基区61的上表面，两个第二源区63设置于基区61的上表面，两个第二源区63分别位于第一源区62的两侧，并分别与第一源区62连接。发射极12设置于第一源区62的上表面以及两个第二源区63的上表面，即发射极12同时与第一源区62和两个第二源区63接触导通。两个栅极13分别设置在漂移区30的两侧，由漂移区30的顶面延伸至漂移区30的内部。栅极13分别与漂移区30、第一载流子阻挡层41、基区61、第二源区63通过栅氧化层70隔开。第二载流子阻挡层42与栅氧化层70之间设有第三间隙53，即第二源区63的一侧与第一源区62连接，另一侧与栅氧化层70连接，第一载流子阻挡层41的外侧与栅氧化层70连接，基区61的两侧分别与栅氧化层70连接。29.结合图1，本实施例中，当绝缘栅双极型晶体管正向导通时，从集电极11注入的空穴的运动方向如图1中箭头所示。空穴经过集电区20、漂移区30，然后从相邻的第一载流子阻挡层41之间的第一间隙51通过，并在第二载流子阻挡层42的阻挡下，依次经过第二载流子阻挡层42与第一载流子阻挡层41之间的第二间隙52、第二载流子阻挡层42与栅氧化层70之间的第三间隙53，最后依次通过基区61、第一源区62到达发射极12。由于第一载流子阻挡层41和第二载流子阻挡层42的阻挡，可以避免空穴立即被发射极12抽走，使得留在漂移区30的空穴（少子）增多。为保持电中性，漂移区30中会相应形成相应数量的电子（多子），即增强了器件的电导调制效应，从而可以减小绝缘栅双极型晶体管的导通压降，同时关断损耗几乎没什么变化，可使导通压降和关断损耗有一个更好的折衷。30.需要说明的是，第一载流子阻挡层41与发射极12的距离不宜过大，距离太大时，器件在关断时发射极12无法在极短时间完成对空穴的抽取，会增加关断损耗。因此，较佳的，栅极13的深度大于第一载流子阻挡层41的深度，即第一载流子阻挡层41位于两个栅极13之间。31.本实施例中，第一导电类型可以是p型导电，相应地第二导电类型是n型导电。在其他实施例中，第一导电类型可以是n型导电，相应地第二导电类型是p型导电。下文仅以第一导电类型是p型导电、第二导电类型是n型导电为例进行举例，作为本领域技术人员公知的，将n型导电类型与p型导电类型互换，可以得到类似结构的其他实施例的绝缘栅双极型晶体管。32.需要说明的是，本实施例中，第一载流子阻挡层41设置的数量为两个以上。比如，可以设置两个、三个、四个等等。当第一载流子阻挡层41设置n个时，n≥2，则第一间隙51的数目为n-1。此外，第一载流子阻挡层41的长度也可以各不相同。33.例如，请继续参阅图1，第一载流子阻挡层41可以设置两个，两个第一载流子阻挡层41与第二载流子阻挡层42可以形成“品”字形，作为一个示例，第二载流子阻挡层42的长度为第一间隙51的三倍以上，从而可以确保“品”字形的阻挡结构能够起到较好的电导调制作用。当然两个第一载流子阻挡层41与第二载流子阻挡层42也可以非对称排列设置，本技术实施例不作特别限定。34.例如，请参阅图2，图2是本技术实施例提供的一种第二载流子阻挡层与第一载流子阻挡层形成的阻挡结构示意图。第一载流子阻挡层41还可以设置三个（分别为41a、41b和41c），相邻两个第一载流子阻挡层41之间具有第一间隙51（分别为51a和51b）。第一载流子阻挡层41的长度可以不相等，比如，第一载流子阻挡层41c的长度可以大于第一载流子阻挡层41a或41b。各间隙大小也可以不相等，比如，第一间隙51b可以大于51a。35.可以理解的是，随着第一载流子阻挡层41个数的不同、长度的不同以及第一间隙51大小的不同，第一载流子阻挡层41和第二载流子阻挡层42对器件的电导调制作用的大小也不同，并且可以调节漂移区30中的电场分布，以改善器件的耐压性能。36.在一个实施例中，绝缘栅双极型晶体管包括n（≥4）个第一载流子阻挡层41，其中，靠近中心的n-2个第一载流子阻挡层41的长度小于位于两侧的2个第一载流子阻挡层41的长度，或者靠近中心的n-2个第一载流子阻挡层41的长度大于位于两侧的2个第一载流子阻挡层41的长度。本实施例可以对漂移区30中间和靠近两侧的电场进行调节。37.在一个实施例中，第二间隙52大于或等于第三间隙53。第二间隙52由第一载流子阻挡层41和第二载流子阻挡层42之间的狭道形成，由于第一载流子阻挡层41和第二载流子阻挡层42均对空穴具有阻挡作用，因此，当第二间隙52不小于第三间隙53，可以确保其不成为器件关断时空穴从发射极12及时抽走的瓶颈，避免增大关断损耗。38.在一些实施例中，第一间隙51的大小可以是0.5~1μm。第三间隙53的大小也可以是0.5~1μm。比如，第一间隙51和第三间隙53可以各自独立地取值为0.5μm、0.55μm、0.6μm、0.7μm、0.8μm、1μm等等。第一间隙51和第三间隙53设置过小时，会导致器件在关断时发射极12对载流子的抽取难度增大，从而会增大关断损耗。第一间隙51和第三间隙53设置过大时，则第一载流子阻挡层41和第二载流子阻挡层42阻挡的空穴会变少，从而留在漂移区30的空穴会变少，使得降低导通压降的效果不显著。39.在一个实施例中，请参阅图3，图3是本技术实施例提供的另一种绝缘栅双极型晶体管的结构示意图。该绝缘栅双极型晶体管在图1实施例的基础上还包括第二导电类型的载流子存储层80，载流子存储层80设置于基区61的下表面，并与第二载流子阻挡层42间隔设置，载流子存储层80的两侧分别与栅氧化层70连接。作为一个示例，载流子存储层80的厚度可以是0.6μm。40.由于绝缘栅双极型晶体管在导通时，空穴从漂移区30流向发射极12的过程中，越靠近基区61的区域空穴浓度越低，这会导致导通压降较高。本实施例通过在基区61的下表面引入具有较高掺杂浓度和一定厚度的第二导电类型的载流子存储层80，载流子存储层80可以缩短纵向的导电沟道的长度，同时在基区61下方引入空穴势垒，即增加了空穴载流子流向发射极12的势垒高度，从而可以相应增加基区61下方漂移区30的多子浓度，降低了正向导通的压降。41.需要说明的是，载流子存储层80与第二载流子阻挡层42间隔设置，有利于器件关断时对空穴的快速抽取，降低关断损耗。42.在一个实施例中，请继续参阅图3，绝缘栅双极型晶体管还可以包括第二导电类型的缓冲区90，缓冲区90设置于集电区20与漂移区30之间。缓冲区90位于集电区20和漂移区30之间。正向导通时，缓冲区90可以降低集电极11和发射极12之间的电阻率，从而降低了导通压降。43.本技术实施例还提供了一种绝缘栅双极型晶体管的制备方法，请参阅图4并结合图1，其中，图4是本技术实施例提供的绝缘栅双极型晶体管的制作方法的流程示意图。该制备方法包括如下步骤：401、提供一第二导电类型的半导体衬底，半导体衬底包括相对设置的顶面和底面。44.本实施例中，以第一导电类型是p型导电、第二导电类型是n型导电为例，则半导体衬底为n型导电，其包括n-漂移区30，半导体衬底包括相对设置的顶面和底面。45.402、在顶面的两侧分别制作沟槽。46.在一个实施例中，可以通过激光刻蚀工艺在半导体衬底的顶面的两侧分别加工具有一定深度的沟槽，比如，两个沟槽的深度可以相等，均为5μm。47.403、在沟槽的侧壁和底壁制作栅氧化层。48.在一个实施例中，可以通过氧化的方式在沟槽的侧壁和底壁生成一层氧化绝缘层，即得到栅氧化层70。49.404、在形成有栅氧化层的沟槽中淀积多晶硅。50.本步骤通过在在形成有栅氧化层70的沟槽中淀积多晶硅，得到栅极13，从而完成沟槽栅的制作。51.405、在沟槽之间由顶面向半导体衬底进行离子注入，制作至少两个第二导电类型的第一载流子阻挡层，第一载流子阻挡层并排设置，且第一载流子阻挡层的深度小于多晶硅的深度，相邻两个第一载流子阻挡层之间设有第一间隙。52.406、在沟槽之间由顶面向半导体衬底进行离子注入，制作第二导电类型的第二载流子阻挡层，第二载流子阻挡层位于第一载流子阻挡层的上方，并对第一间隙形成阻挡，第二载流子阻挡层与第一载流子阻挡层之间设有第二间隙，第二载流子阻挡层与栅氧化层之间设有第三间隙。53.407、在沟槽之间由顶面向半导体衬底进行离子注入，制作第一导电类型的基区，基区位于第二载流子阻挡层的上方，并与第二载流子阻挡层间隔设置。54.408、在沟槽之间由顶面向半导体衬底进行离子注入，制作第一导电类型的第一源区，第一源区位于基区的上表面，并与栅氧化层间隔设置。55.409、在第一源区的两侧由顶面向半导体衬底进行离子注入，制作两个第二导电类型的第二源区，两个第二源区位于基区的上表面，并分别与栅氧化层连接。56.步骤405~409分别通过不同的离子注入工艺，在漂移区30内依次形成两个第二导电类型的第一载流子阻挡层41、第二导电类型的第二载流子阻挡层42、第一导电类型的基区61、第一导电类型的第一源区62和两个第二导电类型的第二源区63。上述方法为本领域常规方法，本技术实施例不再进行赘述。57.可以理解的是，本技术所有实施例中，n+区相比n-区，掺杂的杂质原子浓度更高，同理，p+区比p区掺杂的杂质原子浓度更高。58.在一个实施例中，步骤405通过离子注入形成n（≥4）个第一载流子阻挡层41，其中，靠近中心的n-2个第一载流子阻挡层41的长度小于位于两侧的2个第一载流子阻挡层41的长度，或者靠近中心的n-2个第一载流子阻挡层41的长度大于位于两侧的2个第一载流子阻挡层41的长度。本实施例可以对漂移区30中间和靠近两侧的电场进行调节。59.在一个实施例中，步骤405和步骤406分别形成第一载流子阻挡层41和第二载流子阻挡层42时，第二载流子阻挡层42与第一载流子阻挡层41之间的第二间隙52大于或等于第二载流子阻挡层42与栅氧化层70之间的第三间隙53。第二间隙52由第一载流子阻挡层41和第二载流子阻挡层42之间的狭道形成，由于第一载流子阻挡层41和第二载流子阻挡层42均对空穴具有阻挡作用，因此，当第二间隙52不小于第三间隙53，可以确保其不成为器件关断时空穴从发射极12及时抽走的瓶颈，避免增大关断损耗。60.410、在第一源区和两个第二源区的表面制作发射极。61.411、由底面向半导体衬底进行离子注入，制作集电区。62.在一个实施例中，可以先对半导体衬底的底面作减薄处理，减薄的厚度根据绝缘栅双极型晶体管的实际需要进行确定。减薄后采用离子注入工艺在半导体衬底的底面形成集电区20。63.412、在集电区的下表面制作集电极。64.在一个实施例中，步骤410和412可以通过化学气相沉积或物理气相沉积的方法，在第一源区62和两个第二源区63的表面沉积金属层，得到发射极12，在集电区20的表面沉积金属层，得到集电极11。65.本实施例制备的绝缘栅双极型晶体管，由于第一载流子阻挡层41和第二载流子阻挡层42的阻挡，可以避免从集电极11注入的空穴立即被发射极12抽走，使得留在漂移区30的空穴（少子）增多，为保持电中性，漂移区30中会相应形成相应数量的电子（多子），即增强了器件的电导调制效应，从而可以减小绝缘栅双极型晶体管的导通压降，但是关断损耗几乎没什么变化，可使导通压降和关断损耗有一个更好的折衷。66.在一个实施例中，在步骤406之后，还可以包括如下步骤：在沟槽之间由顶面向半导体衬底进行离子注入，制作第二导电类型的载流子存储层80，载流子存储层80位于基区61的下表面，并与第二载流子阻挡层42间隔设置，载流子存储层80的两侧分别与栅氧化层70连接。67.由于绝缘栅双极型晶体管在导通时，空穴从漂移区30流向发射极12的过程中，越靠近基区61的区域空穴浓度越低，这会导致导通压降较高。本实施例通过在基区61的下表面引入具有较高掺杂浓度和一定厚度的第二导电类型的载流子存储层80，载流子存储层80可以缩短纵向的导电沟道的长度，同时在基区61下方引入空穴势垒，即增加了空穴载流子流向发射极12的势垒高度，从而可以相应增加基区61下方漂移区30的多子浓度，降低了正向导通的压降。需要说明的是，载流子存储层80与第二载流子阻挡层42间隔设置，有利于器件关断时对空穴的快速抽取，降低关断损耗。68.在一个实施例中，在步骤409之后，还可以包括如下步骤：由底面向半导体衬底进行离子注入，制作第二导电类型的缓冲区90，缓冲区90位于集电区20的上表面。正向导通时，缓冲区90可以降低集电极11和发射极12之间的电阻率，从而降低了导通压降。69.在一个实施例中，第二载流子阻挡层42与第一载流子阻挡层41之间的第二间隙52大于或等于第二载流子阻挡层42与栅氧化层70之间的第三间隙53。70.在一个实施例中，第二载流子阻挡层42的长度为第一间隙51的三倍以上。71.在一个实施例中，第一间隙51的大小为0.5~1μm。72.在一个实施例中，第三间隙53的大小为0.5~1μm。73.比如，第一间隙51和第三间隙53可以各自独立地取值为0.5μm、0.55μm、0.6μm、0.7μm、0.8μm、1μm等等。74.以上对本技术所提供的一种绝缘栅双极型晶体管及制备方法进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述。需要说明的是，在本技术中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。75.本技术技术方案的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本技术记载的范围。76.以上仅为本技术的优选实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。









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