基于帧的通信的时延偏移的制作方法

信息存储应用技术基于帧的通信的时延偏移1.交叉引用2.本专利申请要求约翰逊(johnson)等人在2020年11月18日提交的标题为“基于帧的通信的时延偏移(latency offset for frame-based communications)”的第16/951,299号美国专利申请以及johnson等人在2019年12月20日提交的标题为“基于帧的通信的时延偏移(latency offset for frame-based communications)”的第62/951,783号美国临时专利申请的优先权，所述申请中的每一个均转让给本受让人，且所述申请中的每一个以引用的方式明确并入本文中。背景技术：3.下文大体上涉及一或多个存储器系统，且更具体来说，涉及基于帧的通信的时延偏移。4.存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可编程为两个支持状态中的一个，通常由逻辑1或逻辑0标示。在一些实例中，单个存储器单元可支持多于两个状态，所述状态中的任一个可以被存储。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。5.存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻性ram(rram)、快闪存储器、相变存储器(pcm)等。存储器装置可为易失性或非易失性的。例如feram的非易失性存储器即使在无外部电源存在的情况下仍可长时间维持其所存储的逻辑状态。例如dram的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储状态。feram能够实现类似于易失性存储器的密度，但由于使用铁电电容器作为存储装置而可具有非易失性属性。附图说明6.图1说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的装置的实例。7.图2说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的存储器裸片的实例。8.图3说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的帧训练程序的结构的实例。9.图4说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的过程流程的实例。10.图5说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的时序图的实例。11.图6a和6b说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的实例系统和电路系统。12.图7说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的时序图的实例。13.图8说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的时序图的实例。14.图9展示根据如本文中所公开的实例的支持基于帧的通信的时延偏移的存储器装置的框图。15.图10展示根据如本文中所公开的实例的支持基于帧的通信的时延偏移的主机装置的框图。16.图11和12展示说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的一或多种方法的流程图。具体实施方式17.主机装置和存储器装置可被配置成快速地传送大量数据。举例来说，主机装置可请求存储器装置以或大致以4太字节每秒(tb/s)传达数据。在一些实例中，为了促进此类高数据速率，帧的每一符号可用以传达数据或控制信息，且可能无法用于传达开销信令，例如标头。实际上，存储器装置可执行帧训练程序，其识别帧边界且生成帧时钟以识别帧的开始、结束或其它片段。存储器装置可使用生成的帧时钟来处理来自主机装置的命令和数据。然而，用于将数据从存储器装置传输到主机装置的读取返回时钟(rck)可能不与生成的帧时钟对准。18.存储器装置可从主机装置接收读取命令和写入命令。在一些实例中，读取命令和写入命令可在来自主机装置的读取-写入命令中组合。存储器装置可确定与读取命令相关联的读取数据的读取时延及与写入命令相关联的写入数据的写入时延。写入命令和写入数据可具有从主机装置到存储器装置的相同延迟路径，且因此写入时延可包含离散数量的帧周期。在一些实例中，写入时延可由主机装置建立且传输到存储器装置。另一方面，读取时延可包含与在存储器装置处存取数据相关联的额外电路延迟。总读取时延可因此包含由主机装置指示的离散部分，以及额外电路延迟。这可能会在主机装置与存储器装置之间的双向总线上产生读取到写入定时的问题。举例来说，如果写入时延被编程为允许写入数据紧接在读取数据之后到达存储器装置，那么包含在读取时延中的额外电路延迟可能会引起双向总线上读取数据与写入数据之间的争用。19.本文中描述用于确定在存储器装置处接收数据与传输数据之间的时延偏移的技术。存储器装置可从主机装置接收读取命令和写入命令，且确定对应于所接收命令的读取时延和写入时延。存储器装置还可确定要添加到写入时延以避免分别与读取命令和写入命令相关联的读取数据与写入数据之间的总线争用的额外偏移时延。偏移时延可对应于整数数量的时钟周期，其可小于帧时钟的帧周期。在一些实例中，偏移时延可由存储器装置的模式寄存器存储。在一些实例中，主机装置可确定通信信道的初始化和训练期间的偏移时延。本文中所描述的可包含确定偏移时延的技术可使存储器装置和主机装置能够提高通信可靠性，以及其它益处。20.首先在如参考图1到2所描述的存储器装置和裸片的上下文中描述本公开的特征。在如参考图3到8所描述的帧结构、过程流程、时序图和系统的上下文中描述本公开的特征。本公开的这些和其它特征由如参考图9到12所描述的与基于帧的通信的时延偏移相关的设备图和流程图进一步说明且参考所述设备图和流程图进行描述。21.图1说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的装置100的实例。装置100可包含主机装置105和多个存储器装置110。多个存储器装置110可为更细粒度存储器装置(例如，更细粒度随机存取存储器(ram)，例如更细粒度动态ram(dram)或更细粒度铁电ram(feram))。22.主机装置105可以是处理器(例如，中央处理单元(cpu)、图形处理单元(gpu))或系统芯片(soc)的实例。在一些情况下，主机装置105可为与存储器装置分离的组件，使得主机装置105可与存储器装置分离地制造。在一些情况下，主机装置105可在存储器装置110(例如，笔记本计算机、服务器、个人计算装置、智能手机、个人计算机)外部。在装置100中，存储器装置110可被配置成存储主机装置105的数据。主机装置105可使用在信号路径上传达的信号与存储器装置110交换信息。在一些情况下，信号路径至少部分地包含中介层(硅或有机物)。23.在一些情形中，装置100可使用主机装置105与存储器装置110之间的高速连接来更好地执行。因此，一些存储器装置110支持具有数tb/s带宽需求的应用程序、进程、主机装置或处理器。在可接受的能量预算内满足此带宽约束带来了挑战。24.存储器装置110可被配置成使得存储器装置110中的存储器单元与主机装置105之间的信号路径尽可能短。举例来说，存储器装置110可以是无缓存存储器装置。在另一实例中，耦合存储器装置110与主机装置105的数据信道可被配置成短于先前设计。25.在一些情况下，中介层可用于耦合存储器装置110与主机装置105。取决于主机装置105的约束(例如，带宽约束)，可使用各种不同类型的中介层(例如，硅中介层或有机中介层)。存储器装置110的存储器裸片可被配置成与多种类型的中介层一起工作。由此，存储器装置110的存储器裸片可基于用来耦合主机装置105与存储器装置110的中介层的类型而重新配置。26.在一些情况下，中介层可为高密度中介层，例如硅中介层。高密度中介层可被配置成在连接的组件(例如，存储器装置110与主机装置105)之间提供宽的通信通道。高密度中介层可包含用于在装置之间通信的多个高电阻信道。在一些情况下，所述信道可完全彼此独立。一些信道可为单向的，且一些信道可为双向的。27.高密度中介层可通过提供高数量的信道来连接组件，从而提供宽的通信通道。在一些情况下，信道可为连接器(例如，铜)的细迹线，由此使得每个个别信道有损。因为每个信道可具有高电阻，因此随着所传送数据的频率增大，传送数据所需的功率与频率成非线性关系上升。给定高密度中介层的信道上的传输功率量，此类特性可施加可用于传输数据的实际频率上限。为了增加在给定时间量内传送的数据量，高密度中介层可包含极高数量的信道。由此，存储器装置110的总线可比一些dram架构(例如，ddr4(双数据速率第四代同步动态随机存取存储器)或gddr5(双数据速率类型五同步图形随机存取存储器))中使用的其它类型的中介层(例如，有机中介层)宽。中介层(不管其为硅还是有机物)可由与形成封装衬底的第二材料不同的第一材料(例如，硅或有机物)形成。28.还可基于中介层的性能约束和/或类型确定存储器装置110的其它特性。举例来说，可确定数据信道的信道宽度。在一些存储器装置110中，可通过传统技术固定数据信道的数量(例如，主机装置105与存储器装置110之间的数据信道的数量可为十六个数据信道)。随着信道宽度增加，可增加用于传达有效载荷数据、控制数据和/或时钟信号的引脚数量。在其它实例中，可基于中介层的性能约束和/或类型确定单元区中存储体的数量，或换句话说，使用单个数据信道存取的存储体的数量。在其它实例中，可基于中介层的性能约束和/或类型确定在存储器装置110中使用的时钟信号的数量。另外，可基于中介层的性能约束和/或类型确定时钟信号的各种特性。举例来说，可基于中介层的性能约束和/或类型确定时钟信号的频率和相位。在其它实例中，可基于中介层的性能约束和/或类型确定错误校正码(ecc)引脚的使用。在其它实例中，可视具体情况基于中介层的性能约束和/或类型激活或撤销激活引脚驱动器。在其它实例中，存储器装置110是否包含数据信道对可基于中介层的性能约束和/或类型。在其它实例中，可基于中介层的性能约束和/或类型确定在引脚上传达的信号的调制方案(例如，不归零(nrz)或四符号相位振幅调制(pam4))。29.存储器装置110可包含一或多个通孔(例如，硅穿孔(tsv))。在一些情况下，一或多个通孔可为耦合控制器与存储器单元的内部信号路径的部分。通孔可用于在存储器装置110之间通信。在一些情况下，一些通孔可用于促进主机装置105与存储器装置110中的至少一些之间的通信。在一些情况下，单个通孔可与多个存储器装置110耦合。30.在一些实例中，为了促进高数据速率，帧的每一符号可用于在存储器装置110与主机装置105之间传达数据或控制信息。存储器装置110可例如通过执行帧训练程序来生成用于处理来自主机装置105的命令和数据的帧时钟。然而，用于将数据从存储器装置110传输到主机装置105的rck可能不与生成的帧时钟对准，这可能会引起主机装置105与存储器装置110之间的双向总线上的数据争用。存储器装置110可确定偏移时延，其可添加到与写入命令相关联的写入时延以便避免来自存储器装置110的读取数据与来自主机装置105的写入数据之间的总线争用。偏移时延可对应于整数数量的时钟周期，其可小于生成的帧时钟的帧周期。确定偏移时延可提高存储器装置110与主机装置105之间的通信可靠性，以及其它益处。31.图2说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的存储器裸片200的实例。在一些情况下，存储器裸片200可称为存储器阵列、存储器单元阵列或存储器单元叠组。存储器裸片200的各种组件可被配置成促进主机装置与同存储器裸片200相关联的存储器装置之间的高带宽数据传送。32.存储器裸片200可包含存储器单元的多个存储体205(如由白色框表示)、横越存储器裸片200的存储器单元的多个输入/输出(i/o)区域210(有时称为i/o区或i/o条带)，以及耦合存储器裸片200与主机装置的多个数据信道215。存储器单元的存储体205中的每一个包含被配置成存储数据的多个存储器单元。存储器单元可为dram存储器单元、feram存储器单元或本文中所描述的其它类型的存储器单元。多个i/o区域210可包含被配置成耦合存储器裸片200的存储器单元与电源和接地的多个电源引脚和接地引脚。33.存储器裸片200可划分成与不同数据信道215相关联的单元区220。举例来说，单个数据信道215可被配置成将单个单元区220耦合到主机装置。i/o区域的引脚可被配置成将存储器裸片200的多个单元区220耦合到电源、接地、虚拟接地和/或其它支持组件。34.为了在主机装置(未展示)与存储器裸片200之间提供高数据吞吐量(例如，数tb/s)，与先前解决方案相比，可缩短任何给定存储器单元与主机接口之间的路径长度。另外，缩短任何给定存储器单元与主机装置之间的数据路径还可减少在所述给定存储器单元的存取操作(例如，读取操作或写入操作)期间消耗的功率。可使用不同架构和/或策略来减小数据路径的大小。35.在一些实例中，存储器裸片200可分割成多个单元区220。每个单元区220可与数据信道215相关联。说明了两种不同类型的单元区220，但整个存储器裸片200可填充有具有任何形状的任何数量的单元区220。单元区220可包含存储器单元的多个存储体205。单元区220中可存在任何数量的存储体205。举例来说，存储器裸片200说明包含八个存储体205的第一单元区220和包含十六个存储体205-a的第二单元区220-a。然而，单元区中的存储体的其它数量是可能的(例如，两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个、十七个、十八个、十九个、二十个、二十一个、二十二个、二十三个、二十四个、二十五个、二十六个、二十七个、二十八个、二十九个、三十个、三十一个、三十二个等)。可基于主机装置的带宽约束、主机装置或存储器装置的功率约束、数据信道的大小、用于耦合存储器裸片200与主机装置的中介层的类型、与数据信道相关联的数据速率、其它考虑因素或其组合来选择单元区220的大小。在一些情况下，存储器裸片200可分割成使得每一单元区220的大小相同。在其它情况下，存储器裸片200可分割成使得存储器裸片200具有大小不同的单元区220。36.数据信道215(与单元区相关联)可包含用于耦合单元区220的存储器单元与主机装置的引脚。数据信道215的至少一部分可包括中介层的信道。数据信道215可包含指定在数据信道215中有多少数据引脚225(有时表示为dq引脚)的数据宽度。数据信道215中的引脚的数量可基于存储器装置中的层的数量，这是因为单个数据信道215可被配置成与多个层耦合。举例来说，数据信道可具有两个数据引脚(例如，x2信道)、四个数据引脚(例如，x4信道)、八个数据引脚(例如，x8信道)、十六个数据引脚(例如，x16信道)等的信道宽度。数据信道还可包含至少一个命令/地址(c/a)引脚230。单元区220中的每一存储器单元可被配置成使用与单元区220相关联的引脚225、230向和从主机装置传送数据。数据信道215还可包含时钟引脚(例如，clk)和/或寄存器时钟引脚(rlck)。在一些情况下，数据信道215可包含ecc引脚(未展示)来促进错误检测和校正程序。37.在一些情况下，i/o区域210可平分单元区220中的存储器单元的存储体205。以此方式，任何个别存储器单元的数据路径可缩短。c/a引脚230可被配置成在存储器裸片200与主机装置之间传达命令帧。38.存储器裸片200可(例如，经由c/a引脚230)从主机装置接收读取命令，然后是写入命令。读取命令可识别要从存储器单元检索且例如经由数据引脚225传达到主机装置的读取数据。类似地，写入命令可识别要从主机装置(例如，经由数据引脚225)接收且写入到存储器单元的写入数据。读取数据可具有相关联的读取时延，且写入数据可具有相关联的写入时延。写入命令和写入数据可具有从主机装置到数据信道215的相同延迟路径，且因此写入时延可包含离散数量的帧周期。在一些实例中，写入时延可由主机装置建立且指示给存储器装置。另一方面，读取时延可包含与从存储器单元存取读取数据相关联的额外电路延迟。总读取时延可因此包含由主机装置指示的离散部分，以及额外电路延迟。这可能会在数据信道215上产生读取到写入定时的问题。举例来说，如果写入时延被编程为允许写入数据紧接在传输读取数据之后到达存储器裸片200，那么包含在读取时延中的额外电路延迟可能会引起数据信道215上读取数据与写入数据之间的争用。39.为了避免争用，可将偏移时延添加到与数据信道215上的写入数据相关联的写入时延。偏移时延可对应于整数数量的时钟周期，其可小于帧时钟的帧周期。在一些实例中，偏移时延可编程到存储器装置的模式寄存器中。在一些实例中，主机装置可确定在数据信道215的初始化和训练期间的偏移时延，且偏移时延可基于训练编程到模式寄存器中。确定偏移时延可提高存储器裸片200与主机装置之间的通信可靠性，以及其它益处。40.图3说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的帧训练程序的结构300的实例。结构300展示训练模式315的两个实例(例如，第一实例305和第二实例310)。每一实例305、310展示帧训练程序中的步骤。帧可指代在主机装置与存储器装置之间传达的数据的单元。帧可包含识别的帧边界之后传达的位的数量。在一些情况下，帧可被称为包。41.帧训练程序为存储器装置识别正确的帧边界的过程。利用帧边界，存储器装置可生成帧时钟，其用于在整个活动会话期间识别帧边界(即，帧的开始和停止)。帧时钟可基于系统时钟、符号长度和帧长度。在一些实例中，系统时钟可以是主机装置处的写入时钟(wck)。在一些情况下，帧时钟为依赖于系统时钟进行定时的虚拟时钟。在其它情况下，帧时钟为初始化以跟踪帧的物理时钟。42.训练模式315包括设置为用于识别帧边界的预定符号值的一长串符号320。训练模式315可包括多个训练帧325，每一训练帧325包括预定符号值330的有序集合。符号值的实例可为一组逻辑“l”后跟一组逻辑“0”，反之亦然。训练帧325的帧长度可等于主机装置在活动会话期间传输的帧的帧长度。使用多个训练帧，存储器装置可被配置成确定帧边界335且生成帧时钟，所述帧时钟用于在活动会话期间识别帧的开始(或结束，视具体情况而定)。43.在激活时间段期间且作为帧训练程序的部分，主机装置可将训练模式315传输到存储器装置。存储器装置可确定何时传输训练模式，使得所述存储器装置可准备好初始化帧训练程序。44.如第一实例305中所展示，在接收到训练模式315后，存储器装置将训练模式的符号识别为第一帧边界估计值340。使用第一帧边界估计值和/或已知帧长度，存储器装置可生成第一帧估计值345。第一帧估计值345包含与训练帧325的帧长度相等的训练模式315的符号数量。存储器装置可识别第一帧估计值345的符号的有序集合。存储器装置可将第一帧估计值345的符号的有序集合与预定符号值330的有序集合进行比较。45.如果第一帧估计值345的符号的有序集合与预定符号值330的有序集合匹配，那么存储器装置可将包括第一帧边界估计值340的符号的上升沿识别为帧边界。如果所述集合不匹配，那么存储器装置可为第二帧边界估计值350和第二帧估计值355，如第二实例310中所展示。然后，存储器装置可重复将第二帧估计值355中的符号值的集合与预定符号值330的有序集合进行比较的相同过程。可继续此过程，直到找到正确的帧边界为止。46.在一些情况下，第一帧边界估计值340与第二帧边界估计值350之间的差可为一个符号。在此类情况下，存储器装置可在确定帧边界不正确之后将边界估计值滑移一个符号。在其它情况下，存储器装置可基于预定符号距离(例如，一个、两个、三个、四个、五个、六个符号等)选择第二帧边界估计值350。在一些情况下，存储器装置可基于在第一帧估计值345中找到的符号值的有序集合选择第二帧边界估计值。举例来说，如果存储器装置知道符号值的预定集合为111000且第一帧估计值345的符号值的集合为001110，那么存储器装置可将第一帧估计值345的第三符号识别为第二帧边界估计值350。47.一旦存储器装置识别出正确的帧边界，存储器装置就可基于帧同步过程生成帧时钟。帧时钟可通过活动会话指示新帧的开始。使用帧时钟，存储器装置和主机装置可能不需要使用标头来指示帧的位置，由此为实质性数据释放更多符号。在一些情况下，帧边界可与帧中的第一符号(或第一符号周期)的上升沿对准。因而，帧时钟还可与帧的符号周期的上升沿对准。48.存储器装置可使用生成的帧时钟来处理来自主机装置的命令和数据。然而，例如由于存储器装置内的电路延迟，可用于对从存储器装置到主机装置的数据传输进行定时的rck可能不与生成的帧时钟对准。这可能会引起主机装置与存储器装置之间的双向总线上的数据争用。举例来说，存储器装置可接收识别读取数据的读取命令，接着接收识别写入数据的写入命令。读取命令可指示将在读取命令之后的一定数量的帧之后将读取数据传输到主机装置，其中帧的数量可对应于读取时延。类似地，写入命令可指示将在写入命令之后一定数量的帧之后从主机装置接收写入数据，其中帧的数量可对应于写入时延。在一些实例中，例如当写入命令紧接在读取命令之后时，写入时延可为大于读取时延的一个帧。写入时延和命令可具有从主机装置到存储器装置的相同延迟路径，且因此写入时延可与生成的帧时钟对准。读取时延还可基于生成的帧时钟，且因此可不包含存储器装置处的电路延迟。因此，存储器装置传输读取数据的帧可与存储器装置将接收写入数据的帧重叠，这可能会引起数据总线的争用且降低主机装置与存储器装置之间的通信的可靠性。49.为了减少数据总线争用并提高通信可靠性，存储器装置可确定要添加到写入时延的额外偏移时延。偏移时延可对应于系统时钟(例如，wck)的整数数量的时钟周期，且可小于生成的帧时钟的帧周期。在一些实例中，存储器装置和主机装置可确定帧训练程序期间的偏移时延。另外或替代地，偏移时延可编程到存储器装置的模式寄存器中。举例来说，作为帧训练程序的部分(或基于训练程序)，主机装置或存储器装置可将偏移时延写入到存储器装置的模式寄存器中。随后，当存储器装置接收到读取命令和写入命令时，存储器装置可检索编程到模式寄存器中的偏移时延，作为确定与命令相关联的时延的部分。50.图4说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的过程流程400的实例。在一些实例中，过程流程400可说明如参考图1和2所描述的装置100和存储器裸片200的各方面的实施方案。举例来说，过程流程400可包含与主机装置405和存储器装置410中的一或多个相关联的实例传输或操作，所述主机装置和存储器装置可为参考图1和2所描述的对应装置的实例。在过程流程400的以下描述中，可按与所展示的实例次序不同的次序传输主机装置405与存储器装置410之间的传输，或可按不同次序或在不同时间执行由主机装置405和存储器装置410执行的操作。还可从过程流程400中省略一些传输或操作，且可将其它传输或操作添加到过程流程400。由主机装置405和存储器装置410执行的传输和操作可支持改进存储器装置410的操作，且在一些实例中，可促进提高主机装置405与存储器装置410之间的通信可靠性，以及其它益处。在一些实例中，过程流程400可实施读取-修改-写入命令的各方面。51.在415处，主机装置405和存储器装置410可联合地执行训练程序。举例来说，主机装置405可在存储器装置410处发起帧训练程序，如参考图3所描述。基于训练程序，存储器装置410可生成用于处理来自主机装置405的命令和数据的帧时钟。52.在420处，主机装置405可将读取命令和写入命令传输到存储器装置410。读取命令和写入命令都可为读取-修改-写入命令(其中主机装置405读取存储器装置410中的数据)的部分，可修改所述数据，且之后立即将所述数据(修改或未修改)写回到存储器装置410。由于读取命令和写入命令在时间上极为接近，因此可使用延迟和偏移来确保数据总线上不存在冲突。所描述特征在一些实例中，存储器装置410可在第一帧周期中接收读取命令且在第二帧周期中接收写入命令。写入命令可紧接在读取命令之后。在一些实例中，读取命令和写入命令可在来自主机装置405的读取-写入命令中组合。53.在一些实例中，在425处，存储器装置410可基于与读取命令和写入命令相关联的帧周期对准生成的帧时钟。也就是说，存储器装置410可使用帧周期来维持与主机装置405的帧时钟对准。54.在430处，存储器装置410可确定与所接收命令相关联的数据的时延。也就是说，存储器装置410可确定与从存储器装置410传输到主机装置405的读取数据相关联的读取时延。类似地，存储器装置410可确定与从主机装置405传输到存储器装置410的写入数据相关联的写入时延。在一些实例中，写入时延可被编程为允许写入数据紧接在传输读取数据之后到达存储器装置410，以实现存储器装置410与主机装置405之间的数据总线的有效利用。写入时延可包含帧时钟的整数数量的帧周期。读取时延可类似地编程为整数数量的帧周期，但通过存储器装置410和主机装置405上的电路系统的延迟可在已编程时延之后的时间到达。因为额外电路延迟可能是未知的，所以这可能会引起数据总线上读取数据与写入数据之间的争用。55.为了减少数据总线争用并提高通信可靠性，存储器装置410可确定要添加到写入时延的额外偏移时延。偏移时延可对应于系统时钟(例如，wck)的整数数量的时钟周期，且可小于存储器装置410处生成的帧时钟的帧周期。在一些实例中，存储器装置410和主机装置405可确定帧训练程序期间的偏移时延。另外或替代地，偏移时延可编程到存储器装置410的模式寄存器中。56.在435处，存储器装置410可在已编程读取时延和额外电路延迟之后将读取数据传输到主机装置405。可在与存储器装置410处的时钟(例如，rck)对准的帧中传输读取数据。在440处，主机装置405可在已编程写入时延和偏移时延之后将写入数据传输到存储器装置410。偏移时延定时可提高存储器装置410与主机装置405之间的通信效率，以及其它益处。57.图5说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的时序图500的实例。时序图500可包含如参考图1和2所描述的各方面。举例来说，时序图500中所展示的信号可对应于由存储器装置或主机装置生成的信号，所述存储器装置或主机装置可为参考图1和2所描述的对应装置的实例。时序图500可说明wck 505、命令总线510、dq总线515、帧时钟520和rck 525的信号。58.可基于由主机装置(例如，存储器控制器)生成的参考帧时钟以帧(例如，包)传输命令和数据。帧时钟可由固定长度的边界隐含。存储器装置(其可为dram)可由主机装置初始化和训练以与参考帧时钟边界对准，其中帧时钟520在存储器装置内部再现。帧时钟自身可不在主机装置与存储器装置之间传输，但帧时钟可在帧训练期间由帧边界隐含，因为存储器装置将其内部生成的帧时钟520调整为预定的重复训练帧。在帧时钟训练(其可包含参考图3所描述的帧训练程序)之后，可基于数据表规范或系统要求将表达为帧循环数量的读取数据离散时延和写入数据离散时延(例如，从写入/读取命令到dq总线515上的数据的时间)编程到存储器装置的时延模式寄存器中。在一些实例中，存储器装置和主机装置可使用数据选通时钟和命令时钟(未展示)分别在存储器装置的输入电路处捕获数据和命令。写入时延可作为命令时钟循环的离散数量来测量，因为命令时钟可为连续参考，而数据选通时钟可为非周期性的。双时钟系统中的写入时延可使用训练程序，使得主机装置可在存储器装置的逻辑路径中的内部点处将数据选通时钟与命令时钟对准，使得参考命令时钟的预期数据到达时间与存储器装置的数据路径中的数据选通信时钟的对应第一数据沿一致。59.如图5中所说明，单个时钟(例如，wck 505)可用于捕获命令和写入数据两者。rck525可表示读取返回时钟，其可相位对准以从存储器装置读取数据到主机装置。命令和数据可与存储器装置处的相同数据捕获时钟对准。主机装置可对写入数据和命令两者使用相同的帧时钟参考，这可在存储器装置内部对准命令与写入数据之间的单位间隔(ui)和帧时钟边界。作为ui训练的一部分，wck 505可与命令和数据的有效数据“眼”的中心对准。一旦ui训练完成，就可对命令总线510进行帧时钟训练。在帧时钟训练期间，存储器装置可进行ui调整且在内部生成对应帧时钟520，直到所捕获帧与从主机装置发送的预定数据模式匹配为止，例如，如参考图3所描述。主机装置参考帧时钟(未展示)可使命令和数据帧同步，使得命令和数据帧在存储器装置处对准。用于检查所述数据和命令帧在传输到存储器装置时对准的方法可包含于训练算法中以确保正确操作。举例来说，训练算法可包含检查在dq总线515和命令总线510两者上恰当地接收到预定义模式。在存储器装置处针对数据和命令定时对准帧时钟的情况下，可通过帧时钟循环的离散数值数量在存储器装置处直接定时写入数据时延。60.在一些实例中，存储器装置可确定额外偏移时延，其可添加到与写入命令相关联的写入数据时延以便避免来自存储器装置的读取数据与来自主机装置的写入数据之间的总线争用。偏移时延可对应于wck 505的整数数量的时钟周期，其可小于生成的帧时钟520的帧周期。确定偏移时延可提高存储器装置与主机装置之间的通信可靠性，以及其它益处。61.图6a和6b说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的实例系统和电路系统。所述系统可包含主机装置600的电路系统和存储器装置601的电路系统，所述主机装置和存储器装置可为参考图1和2所描述的对应装置的实例。62.本文中所描述的基于帧的协议可通过不将时钟同步电路系统(例如，锁相回路(pll)电路系统、延迟锁定回路(dll)电路系统等)添加到存储器装置601的逻辑路径来减少引脚计数并简化主机装置600与存储器装置601之间的通信。在一些实例中，时钟同步电路系统可在内部对准存储器装置601的输出时钟(例如，rck 605)的启动，使得读取数据与连续运行命令时钟对准。这可允许主机装置600基于命令时钟循环的离散数值数量对读取数据时延进行定时。然而，时钟同步电路系统可能会消耗功率和面积，且在一些实例中可能会使来自存储器装置601的输出定时变得复杂。此外，由于对功率、面积、复杂性等的限制，使多信道存储器装置601中的每一信道包含独立的pll或dll电路可能不可行。63.在一些实例中，主机装置600可使用当检测到选通信号上的切换时指示数据到达修改-写入命令可能会出现此类情况。为了减少数据总线争用并提高通信可靠性，存储器装置可确定要添加到写入时延的额外偏移时延。偏移时延可对应于wck705的整数数量的时钟周期，且可小于生成的帧时钟710-b的帧周期。在一些实例中，存储器装置和主机装置可确定帧训练程序期间的偏移时延。另外或替代地，偏移时延可编程到存储器装置的模式寄存器中。69.图8说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的时序图800的实例。时序图800可包含如参考图1、2和6所描述的各方面。举例来说，时序图800中所展示的信号可对应于由存储器装置或主机装置生成的信号，所述存储器装置或主机装置可为参考图1、2和6所描述的对应装置的实例。时序图800可说明wck 805、命令总线810、dq总线815、rck 820和帧时钟825的信号。70.存储器装置可接收识别读取数据的读取命令，接着接收识别写入数据的写入命令。可在命令总线810上接收命令。读取命令可指示将在读取命令之后一定数量的帧之后将读取数据传输到主机装置(例如，在dq总线815上)，其中帧的数量可对应于读取时延(在图8中说明为rl)。类似地，写入命令可指示将在写入命令之后的一定数量的帧之后从主机装置接收写入数据，其中帧的数量可对应于写入时延(在图8中说明为wl)。写入时延可解释为基于帧周期的离散数值数量到达存储器装置，而没有任何包含的电路延迟，因为命令和数据看到进入存储器装置中的相同延迟路径(例如，分别经由命令总线810和dq总线815)。在主机装置处建立的时延计数可传输到存储器装置。然而，对于读取时延，到时延的离散部分的直接连接可通过存储器装置处的数据存取的电路延迟tdl从主机装置断开。这可能会在dq总线815上产生读取到写入定时的问题。举例来说，如果写入时延被编程为允许写入数据在紧接在读取数据之后的时间830-a到达，那么添加到读取时延的未知电路延迟可能会引起读取数据与写入数据之间的总线争用。71.在一些实例中，写入时延可被配置成使得写入时延为读取数据之后的帧循环的整数倍以避免添加到读取时延的tdl延迟。在此类实例中，写入时延可被配置为帧时钟825的整数个帧周期，使得写入数据可在时间830-b到达。此可产生比避免dq总线815上对读取到写入定时的争用所需的数据延迟更多的数据延迟。72.因为wck 805相位对准以写入数据，且参考帧时钟825-a基于wck 805，所以wck805还可充当写入时延的定时参考。wck 805可实现写入时延的子帧延迟，其可被称为偏移时延。偏移时延可定义为要添加到写入时延以避免双向dq总线815上对读取-写入定时的争用的wck 805的整数数值数量的周期。基于将偏移时延添加到写入时延，写入数据可在时间830-c到达。这可使总线利用更有效，因为dq总线815上的死区时间可能更少。这又可提高存储器装置与主机装置之间的通信效率，以及其它益处。73.偏移时延可编程到存储器装置上的模式寄存器中。除了基于帧时钟825-a编程的写入时延之外，主机装置还可基于偏移时延中wck 805的数值数量的周期对准写入数据。偏移时延可编程为整数数值数量的周期或编程为整数数值数量的ui，这可允许关于wck 805的半循环粒度。主机装置可确定通信信道的初始化和训练期间的偏移循环的数值数量，所述初始化和训练可包含参考图3所描述的帧训练程序。在一个实例中，可通过从存储器装置读取模式(例如，例如逻辑0或逻辑1等相同逻辑值的序列)来确定偏移时延。当读取数据在离散已编程读取时延之后到达时，主机装置可估计子帧的数值数量(其可能大于帧时钟825的周期)。主机装置接着可将写入偏移时延设置成某一值，以便避免数据争用。偏移时延可能不适用于读取时延，因为读取时延可能具有非确定性分量，且添加子帧循环粒度可能无法解决此问题。写入到读取时延可取决于存储器装置处的写入恢复时间，且因此可能不会以与读取到写入时延相同的方式受到dq总线815的效率的限制。74.图9展示根据如本文中所公开的实例的支持基于帧的通信的时延偏移的存储器装置905的框图900。存储器装置905可为如参考图1到8所描述的存储器装置的各方面的实例。存储器装置905可包含命令接收组件910、读取时延管理器915、写入时延管理器920、偏移时延管理器925、写入数据管理器930、帧时钟管理器935和读取数据管理器940。这些模块中的每一个可以直接或间接地彼此通信(例如，经由一或多个总线)。75.命令接收组件910可从主机装置接收读取命令且在接收到读取命令之后接收写入命令。在一些实例中，命令接收组件910可在第一帧周期接收读取命令。在一些实例中，命令接收组件910可在不同于第一帧周期的第二帧周期接收写入命令。在一些情况下，第二帧周期可紧接在第一帧周期之后，且读取命令和写入命令包含读取-写入命令。76.读取时延管理器915可针对读取命令确定读取时延，所述读取时延包含存储器装置处的帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔。77.写入时延管理器920可针对写入命令确定写入时延，所述写入时延包含帧时钟的第三整数数量的帧周期，所述第三整数数量大于第一整数数量。在一些情况下，第三整数数量可比第一整数数量大一个数值。78.偏移时延管理器925可针对写入命令确定偏移时延，所述偏移时延包含第一时钟的第四整数数量的单位间隔，其中第四整数数量小于帧时钟的单个帧周期中单位间隔的第二整数数量。在一些实例中，偏移时延管理器925可从存储器装置905的模式寄存器检索偏移时延，其中确定偏移时延可基于从模式寄存器检索偏移时延。在一些情况下，偏移时延被确定为与数据总线相关联的训练程序的部分。在一些实例中，偏移时延管理器925可基于训练程序将偏移时延编程到存储器装置905的模式寄存器。在一些情况下，偏移时延包含第一时钟的第五整数数量的单位间隔。79.写入数据管理器930可在帧时钟的基于写入时延和偏移时延的帧周期写入与写入命令相关联的数据。在一些实例中，写入数据管理器930可基于写入命令将写入数据写入到存储器装置的一或多个存储器单元。80.帧时钟管理器935可将存储器装置905处的帧时钟与第一帧周期和第二帧周期对准。在一些情况下，第一时钟包含写入时钟。81.读取数据管理器940可从存储器装置905的一或多个存储器单元检索与读取命令相关联的读取数据。在一些实例中，读取数据管理器940可经由数据总线在帧时钟的基于读取时延的帧周期将读取数据传输到主机装置。82.图10展示根据如本文中所公开的实例的支持基于帧的通信的时延偏移的主机装置1005的框图1000。主机装置1005可为如参考图1到8所描述的主机装置的各方面的实例。主机装置1005可包含命令传输组件1010、读取时延组件1015、写入时延组件1020、偏移时延组件1025、写入数据组件1030和读取数据组件1035。这些模块中的每一个可以直接或间接地彼此通信(例如，经由一或多个总线)。83.命令传输组件1010可将读取命令传输到存储器装置且在传输读取命令之后将写入命令传输到存储器装置。在一些实例中，命令传输组件1010可在第一帧周期传输读取命令。在一些实例中，命令传输组件1010可在不同于第一帧周期的第二帧周期传输写入命令。在一些情况下，第二帧周期紧接在第一帧周期之后，且读取命令和写入命令包含读取-写入命令。84.读取时延组件1015可针对读取命令确定读取时延，所述读取时延包含帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔。在一些情况下，第一时钟包含写入时钟。85.写入时延组件1020可针对写入命令确定写入时延，所述写入时延包含帧时钟的第三整数数量的帧周期，所述第三整数数量大于第一整数数量。在一些情况下，第三整数数量可比第一整数数量大一个数值。86.偏移时延组件1025可针对写入命令确定偏移时延，所述偏移时延包含第一时钟的第四整数数量的单位间隔，其中第四整数数量小于帧时钟的单个帧周期中单位间隔的第二整数数量。在一些情况下，偏移时延被确定为与数据总线相关联的训练程序的部分。在一些情况下，从存储器装置的模式寄存器检索偏移时延。在一些情况下，偏移时延包含第一时钟的第五整数数量的单位间隔。87.写入数据组件1030可将与写入命令相关联的写入数据传输到存储器装置，其中在基于写入时延和偏移时延的帧周期接收写入数据。在一些情况下，经由数据总线传输与写入命令相关联的写入数据。88.读取数据组件1035可经由数据总线在帧时钟的基于读取时延的帧周期从存储器装置接收与读取命令相关联的读取数据。89.图11展示说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的一或多种方法1100的流程图。方法1100的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法1100的操作可由如参考图9所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件来执行所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行所描述的功能的各方面。90.在1105处，存储器装置可从主机装置接收读取命令且在接收到读取命令之后接收写入命令。1105的操作可根据本文中所描述的方法来执行。在一些实例中，1105的操作的各方面可由如参考图9所描述的命令接收组件执行。91.在1110处，存储器装置可针对读取命令确定读取时延，所述读取时延包含存储器装置处的帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔。1110的操作可根据本文中所描述的方法来执行。在一些实例中，1110的操作的各方面可由如参考图9所描述的读取时延管理器执行。92.在1115处，存储器装置可针对写入命令确定写入时延，所述写入时延包含帧时钟的第三整数数量的帧周期，所述第三整数数量大于第一整数数量。1115的操作可根据本文中所描述的方法来执行。在一些实例中，1115的操作的各方面可由如参考图9所描述的写入时延管理器执行。93.在1120处，存储器装置可针对写入命令确定偏移时延，所述偏移时延包含第一时钟的第四整数数量的单位间隔，其中第四整数数量小于帧时钟的单个帧周期中单位间隔的第二整数数量。1120的操作可根据本文中所描述的方法来执行。在一些实例中，1120的操作的各方面可由如参考图9所描述的偏移时延管理器执行。94.在1125处，存储器装置可在帧时钟的基于写入时延和偏移时延的帧周期写入与写入命令相关联的数据。1125的操作可根据本文中所描述的方法来执行。在一些实例中，1125的操作的各方面可由如参考图9所描述的写入数据管理器执行。95.在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法1100。所述设备可包含用于进行以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：从主机装置接收读取命令且在接收到读取命令之后接收写入命令；针对读取命令确定读取时延，所述读取时延包含设备处的帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔；针对写入命令确定写入时延，所述写入时延包含帧时钟的第三整数数量的帧周期，所述第三整数数量大于第一整数数量；针对写入命令确定偏移时延，所述偏移时延包含第一时钟的第四整数数量的单位间隔，其中第四整数数量小于帧时钟的单个帧周期中单位间隔的第二整数数量；以及在帧时钟的基于写入时延和偏移时延的帧周期写入与写入命令相关联的数据。96.方法1100和本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在第一帧周期接收读取命令；以及在不同于第一帧周期的第二帧周期接收写入命令。方法1100和本文中所描述的设备的一些实例可进一步包含用于将帧时钟与第一帧周期和第二帧周期对准的操作、特征、构件或指令。97.在方法1100和本文中所描述的设备的一些实例中，第二帧周期紧接在第一帧周期之后，且读取命令和写入命令包含读取-写入命令。方法1100和本文中所描述的设备的一些实例可进一步包含用于经由设备与主机装置之间的数据总线接收与写入命令相关联的写入数据的操作、特征、构件或指令。98.方法1100和本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：从存储器单元阵列的一或多个存储器单元检索与读取命令相关联的读取数据；以及经由数据总线在帧时钟的基于读取时延的第二帧周期将读取数据传输到主机装置。在方法1100和本文中所描述的设备的一些实例中，偏移时延可被确定为与数据总线相关联的训练程序的部分。方法1100和本文中所描述的设备的一些实例可进一步包含用于基于训练程序将偏移时延编程到存储器装置的模式寄存器的操作、特征、构件或指令。99.在方法1100和本文中所描述的设备的一些实例中，第一时钟包含写入时钟。在方法1100和本文中所描述的设备的一些实例中，第三整数数量可比第一整数数量大一个数值。方法1100和本文中所描述的设备的一些实例可进一步包含用于从设备的模式寄存器检索偏移时延的操作、特征、构件或指令，其中确定偏移时延可基于从模式寄存器检索偏移时延。在方法1100和本文中所描述的设备的一些实例中，偏移时延包含第一时钟的第五整数数量的单位间隔。100.图12展示说明根据如本文中所公开的实例的支持基于帧的通信的时延偏移的一或多种方法1200的流程图。方法1200的操作可由如本文中所描述的主机装置或其组件来实施。举例来说，方法1200的操作可由如参考图10所描述的主机装置执行。在一些实例中，主机装置可执行一组指令以控制主机装置的功能元件来执行所描述的功能。另外或替代地，主机装置可使用专用硬件来执行所描述的功能的各方面。101.在1205处，主机装置可将读取命令传输到存储器装置且在传输读取命令之后传输写入命令。1205的操作可根据本文中所描述的方法来执行。在一些实例中，1205的操作的个方面可由如参考图10所描述的命令传输组件执行。102.在1210处，主机装置可针对读取命令确定读取时延，所述读取时延包含帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔。1210的操作可根据本文中所描述的方法来执行。在一些实例中，1210的操作的各方面可由如参考图10所描述的读取时延组件执行。103.在1215处，主机装置可针对写入命令确定写入时延，所述写入时延包含帧时钟的第三整数数量的帧周期，所述第三整数数量大于第一整数数量。1215的操作可根据本文中所描述的方法来执行。在一些实例中，1215的操作的各方面可由如参考图10所描述的写入时延组件执行。104.在1220处，主机装置可针对写入命令确定偏移时延，所述偏移时延包含第一时钟的第四整数数量的单位间隔，其中第四整数数量小于帧时钟的单个帧周期中单位间隔的第二整数数量。1220的操作可根据本文中所描述的方法来执行。在一些实例中，1220的操作的各方面可由如参考图10所描述的偏移时延组件执行。105.在1225处，主机装置可将与写入命令相关联的写入数据传输到存储器装置，其中在基于写入时延和偏移时延的帧周期接收写入数据。1225的操作可根据本文中所描述的方法来执行。在一些实例中，1225的操作的各方面可由如参考图10所描述的写入数据组件执行。106.在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法1200。所述设备可包含用于进行以下操作的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：将读取命令传输到存储器装置且在传输读取命令之后传输写入命令；针对读取命令确定读取时延，所述读取时延包含帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔；针对写入命令确定写入时延，所述写入时延包含帧时钟的第三整数数量的帧周期，所述第三整数数量大于第一整数数量；针对写入命令确定偏移时延，所述偏移时延包含第一时钟的第四整数数量的单位间隔，其中第四整数数量小于帧时钟的单个帧周期中单位间隔的第二整数数量；以及将与写入命令相关联的写入数据传输到存储器装置，其中在基于写入时延和偏移时延的帧周期接收写入数据。107.方法1200和本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在第一帧周期传输读取命令；以及在不同于第一帧周期的第二帧周期传输写入命令。在方法1200和本文中所描述的设备的一些实例中，第二帧周期紧接在第一帧周期之后，且读取命令和写入命令包含读取-写入命令。在方法1200和本文中所描述的设备的一些实例中，可经由数据总线传输与写入命令相关联的写入数据。108.方法1200和本文中所描述的设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：经由数据总线在帧时钟的基于读取时延的第二帧周期从存储器装置接收与读取命令相关联的读取数据。在方法1200和本文中所描述的设备的一些实例中，偏移时延可被确定为与数据总线相关联的训练程序的部分。109.在方法1200和本文中所描述的设备的一些实例中，第一时钟包含写入时钟。在方法1200和本文中所描述的设备的一些实例中，第三整数数量可比第一整数数量大一个数值。在方法1200和本文中所描述的设备的一些实例中，可从存储器装置的模式寄存器检索偏移时延。在方法1200和本文中所描述的设备的一些实例中，偏移时延包含第一时钟的第五整数数量的单位间隔。110.应注意，本文中所描述的方法是可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自两种或更多种方法的部分。111.描述一种设备。所述设备可包含：存储器单元阵列；以及控制器，其与存储器单元阵列耦合，所述控制器可用于使所述设备进行以下操作：从主机装置接收读取命令且在接收到所述读取命令之后接收写入命令；针对所述读取命令确定读取时延，所述读取时延包含所述设备处的帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔；针对所述写入命令确定写入时延，所述写入时延包含所述帧时钟的第三整数数量的帧周期，所述第三整数数量大于所述第一整数数量；针对所述写入命令确定偏移时延，所述偏移时延包含所述第一时钟的第四整数数量的单位间隔，其中所述第四整数数量小于所述帧时钟的单个帧周期中单位间隔的所述第二整数数量；以及在所述帧时钟的基于所述写入时延和所述偏移时延的帧周期从所述主机装置接收与所述写入命令相关联的写入数据。112.在一些实例中，所述控制器可进一步可用于使所述设备进行以下操作：在第一帧周期接收所述读取命令；以及在不同于所述第一帧周期的第二帧周期接收所述写入命令。在一些实例中，控制器可进一步可用于使所述设备将所述帧时钟与所述第一帧周期和所述第二帧周期对准。在一些实例中，所述第二帧周期紧接在所述第一帧周期之后，且所述读取命令和所述写入命令包含读取-写入命令。在一些实例中，所述控制器可进一步可用于使所述设备经由所述设备与所述主机装置之间的数据总线接收与所述写入命令相关联的所述写入数据。113.在一些实例中，所述控制器可进一步可用于使所述设备进行以下操作：从所述存储器单元阵列的所述一或多个存储器单元检索与所述读取命令相关联的读取数据；以及经由所述数据总线在所述帧时钟的基于所述读取时延的帧周期将所述读取数据传输到所述主机装置。在一些实例中，所述偏移时延可被确定为与所述数据总线相关联的训练程序的部分。在一些实例中，所述设备可进一步包含模式寄存器，其中所述控制器可进一步可用于使所述设备从所述模式寄存器检索所述偏移时延，或将所述偏移时延编程到所述模式寄存器，或两者皆有。114.描述一种设备。所述设备可包含处理器，所述处理器可用于使所述设备进行以下操作：将读取命令传输到存储器装置且在传输所述读取命令之后传输写入命令；针对所述读取命令确定读取时延，所述读取时延包含帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔；针对所述写入命令确定写入时延，所述写入时延包含所述帧时钟的第三整数数量的帧周期，所述第三整数数量大于所述第一整数数量；针对所述写入命令确定偏移时延，所述偏移时延包含所述第一时钟的第四整数数量的单位间隔，其中所述第四整数数量小于所述帧时钟的单个帧周期中单位间隔的所述第二整数数量；以及将与所述写入命令相关联的写入数据传输到所述存储器装置，其中在基于所述写入时延和所述偏移时延的帧周期接收所述写入数据。115.在一些实例中，所述处理器可进一步可用于使所述设备进行以下操作：在第一帧周期传输所述读取命令；以及在不同于所述第一帧周期的第二帧周期传输所述写入命令。在一些实例中，所述第二帧周期紧接在所述第一帧周期之后，且所述读取命令和所述写入命令包含读取-写入命令。在一些实例中，可经由数据总线传输与所述写入命令相关联的所述写入数据。在一些实例中，所述处理器可进一步可用于使所述设备经由所述数据总线在所述帧时钟的基于所述读取时延的帧周期从所述存储器装置接收与所述读取命令相关联的读取数据。116.可使用多种不同技艺和技术中的任一种来表示本文中所描述的信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号的总线，其中总线可具有多种位宽度。117.描述一种系统。所述系统可包含主机装置，所述主机装置可用于进行以下操作：传输读取命令且在传输所述读取命令之后传输写入命令；针对所述读取命令确定读取时延，所述读取时延包含帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔；针对所述写入命令确定写入时延，所述写入时延包含所述帧时钟的第三整数数量的帧周期，所述第三整数数量大于所述第一整数数量；针对所述写入命令确定偏移时延，所述偏移时延包含所述第一时钟的第四整数数量的单位间隔，其中所述第四整数数量小于所述帧时钟的单个帧周期中单位间隔的所述第二整数数量；以及传输与所述写入命令相关联的写入数据。所述系统还可包含存储器装置，所述存储器装置包含多个存储器单元且可用于进行以下操作：接收所述读取命令且在接收到所述读取命令之后接收所述写入命令；针对所述读取命令确定所述读取时延、针对所述写入命令确定所述写入时延且针对所述写入命令确定所述偏移时延；以及在所述帧时钟的至少部分地基于所述写入时延和所述偏移时延的帧周期接收与所述写入命令相关联的所述写入数据。118.术语“电子连通”、“导电接触”、“连接”和“耦合”可指组件之间支持信号在组件之间流动的关系。如果在组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么所述组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管的一或多个中间组件将所连接组件之间的信号流中断一段时间。119.术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前不能够经由导电路径在组件之间传达，在闭路关系中，信号可经由导电路径在组件之间传达。当例如控制器的组件将其它组件耦合在一起时，组件发起允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。120.术语“隔离”是指信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，由定位在两个组件之间的开关分开的所述组件在开关断开时彼此隔离。当控制器将两个组件彼此隔离时，控制器影响阻止信号使用先前准许信号流动的导电路径在组件之间流动的改变。121.本文中所使用的术语“层”或“层级”指代几何结构(例如，相对于衬底)的层或片。每一层或层级可具有三个维度(例如，高度、宽度和深度)且可覆盖表面的至少一部分。举例来说，层或层级可以是三维结构，其中两个维度大于第三维，例如薄膜。层或层级可包含不同元件、组件和/或材料。在一些实例中，一个层或层级可由两个或更多个子层或子层级构成。122.如本文中所使用，术语“基本上”是指所修饰特性(例如由术语基本上修饰的动词或形容词)不必是绝对的但要足够接近以实现特性的优点。123.本文中论述的包含存储器阵列的装置可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底是半导体晶片。在其它情况下，衬底可以是绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sos)，或在另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可以在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段来进行掺杂。124.本文中所论述的开关组件或晶体管可表示场效应晶体管(fet)且包括包含源极、漏极和栅极的三端装置。端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可为导电的，且可包括重掺杂半导体区，例如简并半导体区。源极与漏极可通过轻掺杂的半导体区或沟道分离。如果沟道是n型(即，大部分载流子为电子)，那么fet可被称作n型fet。如果沟道是p型(即，大部分载流子是空穴)，那么fet可被称为p型fet。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电率。举例来说，将正电压或负电压分别施加到n型fet或p型fet可使沟道变为导电的。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。125.本文中结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“充当实例、例子或说明”，且不“优选于”或“优于其它实例”。详细描述包含提供对所描述的技术的理解的具体细节。然而，可以在没有这些具体细节的情况下实施实施例。在一些情况下，以框图形式展示众所周知的结构及装置以免混淆所描述实例的概念。126.在附图中，类似的组件或特征可具有相同的参考标记。此外，可以通过在参考标记后跟着短划线和区分类似组件的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一个。127.可使用多种不同技艺和技术中的任一种来表示本文中所描述的信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。128.可利用通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文中所描述的功能的任何组合来实施或执行结合本公开描述的各种说明性块和模块。通用处理器可为微处理器；但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，dsp和微处理器的组合、多个微处理器、与dsp核心结合的一或多个微处理器，或任何其它此类配置)。129.本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体予以传输。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实现。实施功能的特征还可在物理上位于各个位置处，包含经分布以使得功能的部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”等短语开始的项目的列表)中所使用的“或”指示包含性列表，使得例如a、b或c中的至少一个的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。并且，如本文中所使用，短语“基于”不应被理解为指代一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件a”的示范性步骤可基于条件a和条件b两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。130.计算机可读媒体包含非暂时性计算机存储装置媒体与通信媒体两者，通信媒体包含促进计算机程序从一处传送到另一处的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括ram、rom、电可擦除可编程只读存储器(eeprom)、光盘(cd)rom或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码方式且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字订户线(dsl)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，则所述同轴电缆、光缆、双绞线、数字订户线(dsl)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含cd、激光光盘、光学光盘、数字多功能光盘(dvd)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。上述的组合也包含在计算机可读媒体的范围内。131.提供本文中的描述以使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最广范围。









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