晶体管栅极接触件及其形成方法与流程

电气元件制品的制造及其应用技术1.本公开总体涉及晶体管栅极接触件及其形成方法。背景技术：2.半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。3.半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。技术实现要素：4.根据本公开的一个实施例，提供了一种半导体器件，包括：源极/漏极区域，所述源极/漏极区域与衬底的沟道区域邻接；接触蚀刻停止层，所述接触蚀刻停止层位于所述源极/漏极区域上；第一源极/漏极接触件，所述第一源极/漏极接触件延伸穿过所述接触蚀刻停止层，所述第一源极/漏极接触件连接到所述源极/漏极区域；栅极结构，所述栅极结构位于所述沟道区域上；栅极接触件，所述栅极接触件连接到所述栅极结构；以及接触件间隔件，所述接触件间隔件在所述栅极接触件周围，其中，所述接触件间隔件、所述栅极结构、所述接触蚀刻停止层和所述衬底共同限定所述栅极结构和所述第一源极/漏极接触件之间的空隙。5.根据本公开的另一实施例，提供了一种半导体器件，包括：第一源极/漏极区域；沟道区域，所述沟道区域与所述第一源极/漏极区域邻接；栅极结构，所述栅极结构位于所述沟道区域上，所述栅极结构通过第一空隙与所述第一源极/漏极区域分隔开；栅极掩模，所述栅极掩模位于所述栅极结构上；栅极接触件，所述栅极接触件延伸穿过所述栅极掩模以与所述栅极结构接触；以及接触件间隔件，所述接触件间隔件位于所述栅极接触件周围，所述第一空隙使所述接触件间隔件的底表面、所述栅极结构的侧壁、所述第一源极/漏极区域的侧壁和所述沟道区域的顶表面暴露。6.根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：穿过栅极掩模蚀刻第一接触开口，以使栅极结构和栅极间隔件暴露，所述栅极间隔件沿着所述栅极结构的侧壁并且沿着所述栅极掩模的侧壁设置；去除所述栅极间隔件，以使所述第一接触开口沿着所述栅极结构的侧壁延伸；在所述栅极结构之上并且在所述第一接触开口的上部部分中沉积间隔件层，所述间隔件层密封沿着所述栅极结构的侧壁的所述第一接触开口的下部部分；以及在所述第一接触开口的上部部分中形成栅极接触件，所述栅极接触件连接到所述栅极结构，所述间隔件层设置在所述栅极接触件周围。附图说明7.当结合附图进行阅读时，从以下具体实施方式可最佳地理解本公开的各方面。值得注意的是，根据工业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。8.图1以三维视图示出了根据一些实施例的鳍式场效应晶体管(finfet)的示例。9.图2至图31c是根据一些实施例的finfet的制造中的中间阶段的视图。10.图32是根据一些其他实施例的finfet的截面图。11.图33是根据一些其他实施例的finfet的俯视图。12.图34是根据一些其他实施例的finfet的截面图。13.图35是根据一些其他实施例的finfet的截面图。14.图36是根据一些其他实施例的finfet的俯视图。具体实施方式15.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。16.此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。17.根据各种实施例，在用于形成与晶体管的栅极结构的接触件的工艺期间，用于晶体管的栅极间隔件被去除。因此，在晶体管的栅极结构和与源极/漏极区域的接触件之间形成气隙或空隙。这些气隙或空隙具有较低的相对介电常数，这可以允许减小晶体管的寄生电容，从而改进所得finfet的性能。18.图1示出了根据一些实施例的鳍式场效应晶体管(finfet)的示例。图1是三维视图，其中为了清晰起见，省略了finfet的一些特征。finfet包括从衬底50(例如，半导体衬底)延伸的鳍52，其中，鳍52用作finfet的沟道区域58。诸如浅沟槽隔离(sti)区域之类的隔离区域56设置在相邻的鳍52之间，这些鳍52可以从相邻的隔离区域56之间突出得高于这些相邻的隔离区域。尽管隔离区域56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍52的底部部分被示为与衬底50是单一连续材料，但鳍52的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍52指的是从相邻的隔离区域56之间延伸的部分。19.栅极电介质112沿着鳍52的侧壁并且位于鳍52的顶表面之上。栅极电极114位于栅极电介质112之上。外延源极/漏极区域88被设置在鳍52的相对于栅极电介质112和栅极电极114的相反侧。外延源极/漏极区域88可以在各个鳍52之间共享。例如，相邻的外延源极/漏极区域88可以被电气连接，例如通过由外延生长来聚结外延源极/漏极区域88，或者通过将外延源极/漏极区域88与同一源极/漏极接触件相耦合。20.图1进一步示出了在后面的附图中使用的参考截面。截面a-a’沿着鳍52的纵轴并且在例如finfet的外延源极/漏极区域88之间的电流流动的方向上。截面b-b’垂直于截面a-a’，并且沿着栅极电极114的纵轴。截面c-c’平行于截面b-b’，并且延伸穿过finfet的外延源极/漏极区域88。为了清楚起见，后续附图参考这些参考截面。21.在使用后栅极工艺(gate-last process)形成的finfet的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例涉及在平面器件(例如，平面fet)中使用的各方面。22.图2至图31c是根据一些实施例的finfet的制造中的中间阶段的视图。图2、图3和图4是三维视图，它们示出了与图1类似的三维视图。图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图20a、图21a、图22a、图23a、图24a、图25a、图26a、图27a、图28a、图29a、图30a和图31a是沿着与图1中的参考截面a-a’类似的截面示出的截面图。图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b、图16b、图17b、图18b、图19b、图20b、图21b、图22b、图23b、图24b、图25b、图26b、图27b、图28b、图29b、图30b和图31b是沿着与图1中的参考截面b-b’类似的截面示出的截面图。图5c、图6c、图7c、图8c、图9c、图10c、图11c、图12c、图13c、图14c、图15c、图16c、图17c、图18c、图19c、图20c、图21c、图22c、图23c、图24c、图25c、图26c、图27c、图28c、图29c、图30c和图31c是沿着与图1中的参考截面c-c’类似的截面示出的截面图。23.在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体或绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，掺杂有p型或n型杂质)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(box)层、氧化硅层等。绝缘体层被设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；其组合；等等。24.衬底50具有n型区域50n和p型区域50p。n型区域50n可以用于形成n型器件，例如nmos晶体管，如n型finfet，并且p型区域50p可以用于形成p型器件，例如pmos晶体管，如p型finfet。n型区域50n可以与p型区域50p实体分离(未单独示出)，并且可以在n型区域50n与p型区域50p之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50n和一个p型区域50p，但是可以提供任何数量的n型区域50n和p型区域50p。25.在衬底50中形成鳍52。鳍52是半导体条带。可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(rie)、中性束蚀刻(nbe)等、或其组合。蚀刻工艺可以是各向异性的。26.可以通过任何合适的方法来对鳍52进行图案化。例如，可以使用一个或多个光刻工艺来对鳍52进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件作为掩模来对鳍52进行图案化。在一些实施例中，掩模(或其他层)可以保留在鳍52上。27.在衬底50之上并且在相邻的鳍52之间形成sti区域56。sti区域56被设置为围绕鳍52的下部，使得鳍52的上部从相邻的sti区域56之间突出。换句话说，鳍52的上部延伸得高于sti区域56的顶表面。sti区域56将相邻器件的特征分隔开。28.可以通过任何合适的方法来形成sti区域56。例如，绝缘材料可以形成在衬底50之上并且位于相邻的鳍52之间。绝缘材料可以是氧化物(例如，氧化硅)、氮化物(例如，氮化硅)等、或其组合，其可以通过化学气相沉积(cvd)工艺(例如，高密度等离子体cvd(hdp-cvd)、可流动化学气相沉积(fcvd)等、或其组合)来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过fcvd形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。尽管sti区域56各自被示出为单个层，但一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面来形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的绝缘材料。在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖鳍52。然后，对绝缘材料应用去除工艺，以去除鳍52之上的过量绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。在其中掩模保留在鳍52上的实施例中，平坦化工艺可以使掩模暴露或去除掩模。在平坦化工艺之后，绝缘材料的顶表面和掩模(如果存在的话)的顶表面或鳍52的顶表面是共面的(在工艺变化内)。因此，掩模(如果存在的话)的顶表面或鳍52的顶表面通过绝缘材料而被暴露。在所示的实施例中，在鳍52上不保留掩模。然后使绝缘材料凹陷以形成sti区域56。绝缘材料被凹陷，使得鳍52的上部从绝缘材料的相邻部分之间突出。此外，sti区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。sti区域56的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。可以使用任何可接受的蚀刻工艺来使绝缘材料凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率来选择性地蚀刻sti区域56的绝缘材料)。例如，可以使用稀氢氟酸(dhf)来执行氧化物去除。29.先前描述的工艺仅是可以如何形成鳍52和sti区域56的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍52。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长外延结构，并且电介质层可以被凹陷，使得外延结构从电介质层突出以形成鳍52。在其中外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但原位掺杂和注入掺杂可以被一起使用。30.此外，在n型区域50n中外延生长与p型区域50p中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(sixge1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、iii-v化合物半导体、ii-vi化合物半导体等形成。例如，用于形成iii-v化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。31.此外，可以在鳍52和/或衬底50中形成适当的阱(未单独示出)。阱的导电类型可以与随后将在n型区域50n和p型区域50p中的每一者中形成的源极/漏极区域的导电类型相反。在一些实施例中，在n型区域50n中形成p型阱，并且在p型区域50p中形成n型阱。在一些实施例中，在n型区域50n和p型区域50p两者中形成p型阱或n型阱。32.在具有不同阱类型的实施例中，针对n型区域50n和p型区域50p的不同注入步骤可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现。例如，可以在n型区域50n中的鳍52和sti区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50p暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50p中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50n中。n型杂质可以是被注入到该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，例如通过任何可接受的灰化工艺来去除光致抗蚀剂。33.在针对p型区域50p的注入之后或之前，在p型区域50p中的鳍52和sti区域56之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50n暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50n中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50p中。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，例如通过任何可接受的灰化工艺来去除光致抗蚀剂。34.在n型区域50n和p型区域50p的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在其中针对鳍52外延生长外延结构的一些实施例中，所生长的材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可以被一起使用。35.在图3中，在鳍52上形成虚设电介质层62。虚设电介质层62可以由诸如氧化硅、氮化硅、其组合等之类的电介质材料形成，其可以根据可接受的技术来沉积或热生长。在虚设电介质层62之上形成虚设栅极层64，并且在虚设栅极层64之上形成掩模层66。虚设栅极层64可以被沉积在虚设电介质层62之上，并且然后例如通过cmp来平坦化。掩模层66可以被沉积在虚设栅极层64之上。虚设栅极层64可以由导电材料或非导电材料形成，例如，非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-sige)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(pvd)、cvd等来沉积。虚设栅极层64可以由相对于绝缘材料(例如，sti区域56和/或虚设电介质层62)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层66可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50n和p型区域50p形成单个虚设栅极层64和单个掩模层66。在所示的实施例中，虚设电介质层62覆盖鳍52和sti区域56，使得虚设电介质层62在sti区域56之上并且在虚设栅极层64和sti区域56之间延伸。在另一实施例中，虚设电介质层62仅覆盖鳍52。36.在图4中，使用可接受的光刻和蚀刻技术对掩模层66进行图案化以形成掩模76。掩模76的图案然后通过任何可接受的蚀刻技术而转移到虚设栅极层64，以形成虚设栅极74。掩模76的图案可以可选地通过任何可接受的蚀刻技术而进一步转移到虚设电介质层62，以形成虚设电介质72。虚设栅极74覆盖鳍52的相应的沟道区域58。掩模76的图案可以用于实体分离相邻的虚设栅极74。虚设栅极74还可以具有与鳍52的长度方向基本垂直的长度方向(在工艺变化内)。可以在对虚设栅极74进行图案化期间去除掩模76，或者可以在随后的处理期间去除掩模76。37.图5a至图31c示出了实施例器件的制造中的各种附加步骤。图5a至图31c示出了n型区域50n和p型区域50p中的任一个中的特征。例如，所示的结构可以适用于n型区域50n和p型区域50p两者。n型区域50n和p型区域50p的结构中的差异(如果存在的话)在每个附图所附的文本中描述。38.在图5a至图5c中，栅极间隔件82形成在鳍52之上、在掩模76(如果存在的话)、虚设栅极74和虚设电介质72的暴露的侧壁上。栅极间隔件82可以通过共形地沉积一种或多种电介质材料并随后蚀刻该(一种或多种)电介质材料来形成。可接受的电介质材料包括：氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，其可以通过共形沉积工艺形成，例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、等离子体增强原子层沉积(peald)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)以图案化(一种或多种)电介质材料。蚀刻可以是各向异性的。(一种或多种)电介质材料在被蚀刻时，具有留在虚设栅极74的侧壁上的一些部分(从而形成栅极间隔件82)。如随后将更详细地描述的，在一些实施例中，调整用于形成栅极间隔件82的蚀刻，使得(一种或多种)电介质材料在被蚀刻时还具有留在鳍52的侧壁上的一些部分(从而形成鳍间隔件84)。在蚀刻之后，鳍间隔件84(如果存在的话)和栅极间隔件82可以具有笔直的侧壁(如图所示)或可以具有弯曲的侧壁(未单独示出)。39.此外，可以执行注入以形成轻掺杂源极/漏极(ldd)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50n之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使p型区域50p暴露，并且可以将适当类型(例如，p型)的杂质注入到在p型区域50p中暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50p之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使n型区域50n暴露，并且可以将适当类型(例如，n型)的杂质注入到在n型区域50n中暴露的鳍52中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域58保持被虚设栅极74覆盖，使得沟道区域58保持基本上没有被注入以形成ldd区域的杂质。ldd区域可以具有约1015cm-3至约1019cm-3的范围内的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。40.注意，先前的公开内容总体上描述了形成间隔件和ldd区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。41.在图6a至图6c中，在鳍52中形成源极/漏极凹部86。在所示的实施例中，源极/漏极凹部86延伸到鳍52中。源极/漏极凹部86还可以延伸到衬底50中。在各种实施例中，源极/漏极凹部86可以延伸到衬底50的顶表面而未蚀刻衬底50；鳍52可以被蚀刻为使得源极/漏极凹部86的底表面被设置为低于sti区域56的顶表面；等等。源极/漏极凹部86可以通过使用各向异性蚀刻工艺(例如，rie或nbe等)蚀刻鳍52来形成。在用于形成源极/漏极凹部86的蚀刻工艺期间，栅极间隔件82和虚设栅极74共同掩蔽鳍52的一些部分。可以使用定时蚀刻工艺来在源极/漏极凹部86达到期望深度之后停止对源极/漏极凹部86的蚀刻。在一些实施例中，鳍间隔件84也被凹陷，直到它们达到期望的高度为止。控制鳍间隔件84的高度允许控制随后生长的源极/漏极区域的尺寸。42.在图7a至图7c中，在源极/漏极凹部86中形成外延源极/漏极区域88。从而在鳍52中设置外延源极/漏极区域88，以使得每个虚设栅极74(以及相应的沟道区域58)位于相应的外延源极/漏极区域88的相邻对之间。因此，外延源极/漏极区域88邻接沟道区域58。在一些实施例中，栅极间隔件82被用于将外延源极/漏极区域88与虚设栅极74分开适当的横向距离，使得外延源极/漏极区域88不会与所得finfet的随后形成的栅极短路。可以选择外延源极/漏极区域88的材料以在相应的沟道区域58中施加应力，从而改进性能。43.可以通过掩蔽p型区域50p来形成n型区域50n中的外延源极/漏极区域88。然后，在n型区域50n中的源极/漏极凹部86中外延生长n型区域50n中的外延源极/漏极区域88。外延源极/漏极区域88可以包括任何适用于n型器件的可接受材料。例如，如果鳍52是硅，则n型区域50n中的外延源极/漏极区域88可以包括在沟道区域58上施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50n中的外延源极/漏极区域88可以被称为“n型源极/漏极区域”。n型区域50n中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。44.可以通过掩蔽n型区域50n来形成p型区域50p中的外延源极/漏极区域88。然后，在p型区域50p中的源极/漏极凹部86中外延生长p型区域50p中的外延源极/漏极区域88。外延源极/漏极区域88可以包括任何适用于p型器件的可接受材料。例如，如果鳍52是硅，则p型区域50p中的外延源极/漏极区域88可以包括在沟道区域58上施加压缩应变的材料，例如，硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50p中的外延源极/漏极区域88可以被称为“p型源极/漏极区域”。p型区域50p中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。45.外延源极/漏极区域88和/或鳍52可以注入杂质以形成源极/漏极区域(类似于先前描述的用于形成ldd区域的工艺)然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域88可以在生长期间被原位掺杂。46.作为用于形成外延源极/漏极区域88的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超过鳍52的侧壁。在一些实施例中，这些小平面使得相邻的外延源极/漏极区域88合并，如图7c所示。在一些实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域88保持分隔开。在所示的实施例中，形成鳍间隔件84以覆盖鳍52的侧壁的在sti区域56上方延伸的部分，从而阻挡外延生长。在另一实施例中，调整用于形成栅极间隔件82的间隔件蚀刻以不形成鳍间隔件84，从而允许外延源极/漏极区域88延伸到sti区域56的表面。47.外延源极/漏极区域88可以包括一个或多个半导体材料层。例如，外延源极/漏极区域88可以各自包括衬里层88a、主层88b和精加工层88c(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域88。衬里层88a、主层88b和精加工层88c可以由不同的半导体材料形成，并且可被掺杂为具有不同的杂质浓度。在一些实施例中，主层88b具有比精加工层88c更高的杂质浓度，并且精加工层88c具有比衬里层88a更高的杂质浓度。在其中外延源极/漏极区域88包括三个半导体材料层的实施例中，衬里层88a可以生长在源极/漏极凹部86中，主层88b可以生长在衬里层88a上，并且精加工层88c可以生长在主层88b上。形成杂质浓度低于主层88b的衬里层88a可以增加源极/漏极凹部86中的粘附力，并且形成杂质浓度低于主层88b的精加工层88c可以减少后续工艺期间掺杂物从主层88b向外的扩散。48.在图8a至图8c中，第一层间电介质(ild)94被沉积在外延源极/漏极区域88、栅极间隔件82、掩模76(如果存在的话)、或虚设栅极74之上。第一ild 94可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，cvd、等离子体增强cvd(pecvd)、fcvd等。可接受的电介质材料可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。49.在一些实施例中，在第一ild 94与外延源极/漏极区域88、栅极间隔件82、以及掩模76(如果存在的话)或虚设栅极74之间形成接触蚀刻停止层(cesl)92。cesl 92可以由电介质材料形成，例如氮化硅、氧化硅、氮氧化硅等，该电介质材料相对于第一ild 94的蚀刻具有高蚀刻选择性。cesl 92可以通过任何合适的方法来形成，例如cvd、ald等。50.在图9a至图9c中，执行去除工艺以使第一ild 94的顶表面与掩模76(如果存在的话)或虚设栅极74的顶表面齐平。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺还可以去除虚设栅极74上的掩模76，以及栅极间隔件82的沿着掩模76的侧壁的部分。在平坦化工艺之后，第一ild 94、cesl92、栅极间隔件82和掩模76(如果存在的话)或虚设栅极74的顶表面是共面的(在工艺变化内)。同样在平坦化工艺之后，栅极间隔件82具有均匀的高度。因此，掩模76(如果存在的话)或虚设栅极74的顶表面通过第一ild 94而被暴露。在所示的实施例中，掩模76保留，并且该平坦化工艺使第一ild 94的顶表面与掩模76的顶表面齐平。51.在图10a至图10c中，在蚀刻工艺中去除掩模76(如果存在的话)和虚设栅极74，从而形成凹部96。还可以去除虚设电介质72的位于凹部96中的部分。在一些实施例中，仅去除虚设栅极74，并且虚设电介质72保留并被凹部96暴露。在一些实施例中，虚设电介质72从管芯的第一区域(例如，核心逻辑区域)中的凹部96去除，并保留在管芯的第二区域(例如，输入/输出区域)中的凹部96中。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极74。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ild 94或栅极间隔件82更快的速率选择性地蚀刻虚设栅极74。在去除期间，当蚀刻虚设栅极74时，虚设电介质72可以用作蚀刻停止层。然后可以在去除虚设栅极74之后可选地去除虚设电介质72。每个凹部96暴露和/或覆盖相应的鳍52的沟道区域58。52.在图11a至图11c中，在凹部96中形成栅极电介质层102。在栅极电介质层102上形成栅极电极层104。栅极电介质层102和栅极电极层104是用于替换栅极的层，并且各自沿着沟道区域58的侧壁并且在沟道区域58的顶表面之上延伸。53.栅极电介质层102设置在鳍52的侧壁和/或顶表面上以及栅极间隔件82的侧壁上。栅极电介质层102也可以形成在第一ild 94的顶表面和栅极间隔件82的顶表面上。栅极电介质层102可以包括氧化物(例如，氧化硅或金属氧化物)、硅酸盐(例如，金属硅酸盐)、其组合、其多层等。栅极电介质层102可以包括k值大于约7.0的电介质材料(例如，高k电介质材料)，例如铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质层102的形成方法可以包括分子束沉积(mbd)、ald、pecvd等。在其中虚设电介质72的一些部分保留在凹部96中的实施例中，栅极电介质层102包括虚设电介质72的材料(例如，氧化硅)。尽管示出了单层栅极电介质层102，但是栅极电介质层102可以包括任何数量的界面层和任何数量的主层。例如，栅极电介质层102可以包括界面层和上面的高k电介质层。54.栅极电极层104可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、其组合、其多层等。尽管示出了单层栅极电极层104，但是栅极电极层104可以包括任何数量的功函数调整层、任何数量的阻挡层、任何数量的粘合层和填充材料。55.在n型区域50n和p型区域50p中形成栅极电介质层102可以同时发生，使得每个区域中的栅极电介质层102由相同的(一种或多种)材料形成，并且形成栅极电极层104可以同时发生，使得每个区域中的栅极电极层104由相同的(一种或多种)材料形成。在一些实施例中，每个区域中的栅极电介质层102可以通过不同的工艺形成，使得栅极电介质层102可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层104可以通过不同的工艺形成，使得栅极电极层104可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。56.在图12a至图12c中，执行去除工艺以去除栅极电介质层102和栅极电极层104的材料的多余部分(这些多余部分位于第一ild 94、cesl 92和栅极间隔件82的顶表面之上)，从而形成栅极电介质112和栅极电极114。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。栅极电介质层102在被平坦化时，具有留在凹部96中的部分(从而形成栅极电介质112)。栅极电极层104在被平坦化时，具有留在凹部96中的部分(从而形成栅极电极114)。在平坦化工艺之后，栅极间隔件82、cesl 92、第一ild 94、栅极电介质112和栅极电极114的顶表面是共面的(在工艺变化内)。栅极电介质112和栅极电极114形成所得finfet的替换栅极。每个相应的栅极电介质112和栅极电极114的对可以被统称为“栅极结构”。栅极结构各自沿着鳍52的沟道区域58的顶表面、侧壁和底表面延伸。57.在图13a至图13c中，使栅极结构(包括栅极电介质112和栅极电极114)凹陷，以在栅极结构正上方形成凹部116。可以使用任何可接受的蚀刻工艺，例如对栅极结构的材料具有选择性的蚀刻工艺(例如，以比第一ild 94和cesl 92的材料更快的速率来选择性地蚀刻栅极电介质112和栅极电极114的材料)，来使栅极结构凹陷。也可以使栅极间隔件82凹陷(未单独示出)。当使栅极间隔件82凹陷时，可以使它们凹陷与栅极结构相同的量，或者可以使它们凹陷不同的量。58.在图14a至图14c中，一个或多个电介质层118共形地沉积在凹部116中。(一个或多个)电介质层118也可以形成在栅极间隔件82、第一ild 94和cesl 92的顶表面上。(一个或多个)电介质层118由如下(一种或多种)电介质材料形成：这些电介质材料相对于第一ild 94和cesl92的蚀刻具有高蚀刻选择性。可接受的电介质材料可以包括氮化硅、氮碳化硅、氮氧化硅、碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、等离子体增强原子层沉积(peald)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，在(一个或多个)电介质层118的沉积期间发生夹断(pinch-off)，使得凹部116中的(一个或多个)电介质层118的形成是不完全的。结果，凹部116的未被(一个或多个)电介质层118填充的部分形成空隙116v。59.在图15a至图15c中，执行去除工艺以去除(一个或多个)电介质层118的多余部分，这些多余部分位于栅极间隔件82、第一ild 94和cesl92的顶表面之上，从而形成栅极掩模120。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。(一个或多个)电介质层118在被平坦化时，具有留在凹部116中的部分(从而形成栅极掩模120)。在平坦化工艺之后，栅极间隔件82、cesl 92、第一ild 94和栅极掩模120的顶表面是共面的(在工艺变化内)。栅极接触件随后将被形成为穿透栅极掩模120以接触栅极电极114的顶表面。空隙116v(如果存在的话)可能被平坦化工艺破坏也可能不被平坦化工艺破坏。栅极间隔件82设置在栅极掩模120和栅极结构(包括栅极电介质112和栅极电极114)的侧壁上。60.在图16a至图16c中，穿过第一ild 94和cesl 92来形成接触开口122。接触开口122是通过自对准接触(sac)工艺形成的源极/漏极接触开口，使得基本上没有第一ild 94的残留物保留在接触开口122的角区域122c中。接触开口122的角区域122c是由cesl 92的侧壁和外延源极/漏极区域88的顶表面限定的角。61.作为用于形成接触开口122的示例，可以在第一ild 94和栅极掩模120之上形成掩模。掩模被图案化为具有接触开口122的图案的狭缝开口。掩模可以是例如光致抗蚀剂，例如单层光致抗蚀剂、双层光致抗蚀剂、三层光致抗蚀剂等，可以使用可接受的光刻技术来将其图案化以形成狭缝开口。可以使用通过任何可接受的工艺形成的其他类型的掩模。狭缝开口是平行于鳍52的长度方向延伸的条带，与第一ild 94和栅极掩模120重叠。然后可以使用掩模作为蚀刻掩模并且使用cesl 92作为蚀刻停止层来蚀刻第一ild 94。该蚀刻可以是任何可接受的蚀刻工艺，例如对第一ild 94的材料具有选择性的蚀刻工艺(例如，以比cesl 92和栅极掩模120的(一种或多种)材料更快的速率来选择性地蚀刻第一ild 94的材料)。蚀刻工艺可以是各向异性的。因此，第一ild 94的未被掩模覆盖的部分(例如，被狭缝开口暴露)被蚀刻，以形成接触开口122。然后，通过任何可接受的蚀刻工艺使接触开口122延伸穿过cesl 92，以使外延源极/漏极区域88暴露。在蚀刻工艺之后，可以例如通过任何可接受的灰化工艺来去除掩模。根据用于形成接触开口122的蚀刻工艺的选择性，cesl92和/或栅极掩模120可能发生一些损耗，使得cesl 92和/或栅极掩模120的侧壁和/或顶表面在蚀刻之后弯曲。栅极掩模120在蚀刻期间覆盖栅极结构(包括栅极电介质112和栅极电极114)，从而保护栅极结构免于蚀刻损耗。62.在图17a至图17c中，在接触开口122中形成用于源极/漏极接触件的(一个或多个)导电层124。例如，可以通过在接触开口122中形成诸如扩散阻挡层、粘附层之类的衬里(未单独示出)和导电材料来形成(一个或多个)导电层124。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是金属，例如铜、铜合金、银、金、钨、钴、铝、镍等，其可以通过诸如pvd、ald、cvd等之类的沉积工艺形成。(一个或多个)导电层124形成在栅极间隔件82、cesl 92和/或栅极掩模120的侧壁和/或顶表面上。63.可选地，在外延源极/漏极区域88和(一个或多个)导电层124之间形成金属-半导体合金区域126。金属-半导体合金区域126可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、镍化锗等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗区域等。可以通过在接触开口122中(例如，在外延源极/漏极区域88上)沉积金属128，并且然后执行热退火工艺，在形成(一个或多个)导电层124之前形成金属-半导体合金区域126。在栅极间隔件82、cesl 92和/或栅极掩模120的侧壁和/或顶表面上形成金属128。金属128可以是任何能够与外延源极/漏极区域88的半导体材料(例如，硅、硅锗、锗等)进行反应以形成低电阻金属-半导体合金的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金。金属128可以通过诸如ald、cvd、pvd等之类的沉积工艺来沉积。在热退火工艺之后，可以可选地执行诸如湿法清洁之类的清洁工艺，以从接触开口122(例如，从金属-半导体合金区域126的表面)去除金属128的任何残留物。在所示的实施例中，省略了清洁工艺，使得在cesl 92的侧壁上保留金属128的残留物。然后可以在金属-半导体合金区域126上形成(一个或多个)导电层124。64.在图18a至图18c中，执行去除工艺以去除金属128(如果存在的话)和(一个或多个)导电层124的多余部分，这些多余部分位于栅极间隔件82、cesl 92、第一ild 94和栅极掩模120的顶表面之上。该去除工艺还可以去除栅极间隔件82、cesl 92、第一ild 94和/或栅极掩模120的一些部分。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。接触开口122中的(一个或多个)剩余导电层124在接触开口122中形成下部源极/漏极接触件132。在平坦化工艺之后，栅极间隔件82、cesl 92、第一ild 94、栅极掩模120、金属128(如果存在的话)以及下部源极/漏极接触件132的顶表面是共面的(在工艺范围内)。下部源极/漏极接触件132延伸穿过第一ild 94。在平坦化工艺之后，空隙116v(如果存在的话)可能保留也可能不保留。65.在图19至图19c中，可选地在下部源极/漏极接触件132之上形成接触件掩模134。接触件掩模134可以由从栅极掩模120的相同候选材料组中选择的材料形成。栅极掩模120和接触件掩模134可以由相同的材料形成，或者可以包括不同的材料。可以以与栅极掩模120类似的方式来形成接触件掩模134。例如，可以使下部源极/漏极接触件132凹陷。可以使用任何可接受的蚀刻工艺来使下部源极/漏极接触件132凹陷。可以在凹部中共形地沉积一个或多个电介质层。可以执行去除工艺以去除(一个或多个)电介质层的多余部分，这些多余部分位于栅极间隔件82、cesl 92、第一ild 94和栅极掩模120的顶表面之上。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。(一个或多个)电介质层在被平坦化时，具有留在凹部中的部分(从而形成接触件掩模134)。在平坦化工艺之后，栅极间隔件82、cesl 92、第一ild 94、栅极掩模120和接触件掩模134的顶表面是共面的(在工艺变化内)。源极/漏极接触件随后将被形成为穿透接触件掩模134以接触下部源极/漏极接触件132的顶表面。66.在图20a至图20c中，第二ild 144沉积在栅极间隔件82、第一ild 94、栅极掩模120和接触件掩模134(如果存在的话)或下部源极/漏极接触件132之上。在一些实施例中，第二ild 144是通过可流动cvd方法形成的可流动膜。在一些实施例中，第二ild 144由诸如psg、bsg、bpsg、usg等之类的电介质材料形成，其可以通过诸如cvd、pecvd等之类的任何合适的方法来沉积。67.在一些实施例中，在第二ild 144与栅极间隔件82、第一ild 94、栅极掩模120、以及接触件掩模134(如果存在的话)或下部源极/漏极接触件132之间形成蚀刻停止层(esl)142。esl 142可以包括相对于第二ild 144的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。68.在图21a至图21c中，接触开口152被形成为穿过接触件掩模(如果存在的话)的第一子集134a、第二ild 144、esl 142。可以使用可接受的光刻技术和蚀刻技术来形成接触开口152。蚀刻工艺可以是各向异性的。接触开口152使下部源极/漏极接触件的第一子集132a的顶表面暴露。接触开口152没有被形成为穿过接触件掩模(如果存在的话)的第二子集134b，使得下部源极/漏极接触件的第二子集132b的顶表面保持被覆盖。下部源极/漏极接触件132a专用于特定的外延源极/漏极区域88，并且不与栅极电极114共享下部源极/漏极接触件132a。将与栅极电极114的子集共享下部源极/漏极接触件132b。共享的接触件可以用于如下器件：在这些器件中，晶体管的栅极电极114永久地连接到另一晶体管的外延源极/漏极区域88，例如存储器器件(例如，sram单元)。69.在图22a至图22c中，在接触开口152中形成用于栅极接触件的(一个或多个)导电层154。例如，可以通过在接触开口152中形成诸如扩散阻挡层或粘附层等之类的衬里(未单独示出)和导电材料来形成(一个或多个)导电层154。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是金属，例如铜、铜合金、银、金、钨、钴、铝、镍等，其可以通过诸如pvd、ald、cvd等之类的沉积工艺形成。在第二ild 144、esl 142、接触件掩模134a(如果存在的话)和/或下部源极/漏极接触件132a的侧壁和/或顶表面上形成(一个或多个)导电层154。70.在图23a至图23c中，执行去除工艺以去除(一个或多个)导电层154的多余部分，这些多余部分位于第二ild 144的顶表面上之上。去除工艺还可以去除第二ild 144的一些部分。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。接触开口152中的剩余的(一个或多个)导电层154在接触开口152中形成上部源极/漏极接触件156。在平坦化工艺之后，第二ild 144和上部源极/漏极接触件156的顶表面是共面的(在工艺变化之内)。上部源极/漏极接触件156延伸穿过第二ild 144、esl 142和接触件掩模134a(如果存在的话)。71.在图24a至图24c中，在第二ild 144的材料的原始部分和上部源极/漏极接触件156上可选地重新沉积第二ild 144的材料的附加部分。因此，第二ild 144可以包括下部部分144a(其包括第二ild 144的材料的原始部分)和上部部分144b(其包括第二ild 144的材料的附加部分)。72.在图25a至图25c中，接触开口162被形成为穿过第二ild 144、esl 142和栅极掩模120。可以使用可接受的光刻技术和蚀刻技术来形成接触开口162。蚀刻工艺可以是各向异性的。例如，当栅极掩模120由氮化硅形成时，该蚀刻可以是使用四氟化碳(cf4)执行的干法蚀刻。接触开口162使栅极电极114的顶表面和栅极间隔件82的侧壁暴露。73.在图26a至图26c中，接触开口的子集162b被加宽，以还使接触件掩模134b(如果存在的话)的顶表面或下部源极/漏极接触件132b的顶表面暴露。可以使用可接受的光刻技术和蚀刻技术来加宽接触开口162b。蚀刻工艺可以是各向异性的。例如，当接触件掩模134由氮化硅形成时，该蚀刻可以是采用四氟化碳(cf4)执行的干法蚀刻。接触开口的子集162a未被加宽。74.然后去除栅极间隔件82以扩大接触开口162。去除栅极间隔件82使接触开口162沿着栅极结构(包括栅极电介质112和栅极电极114)的侧壁延伸。经扩大的接触开口162具有上部部分162u和下部部分162l。接触开口162的上部部分162u延伸穿过第二ild 144和esl 142。接触开口162的下部部分162l使栅极电介质112、cesl 92和外延源极/漏极区域88的侧壁暴露。接触开口162的下部部分162l还可以使鳍52的顶表面和esl 142的底表面暴露。扩大接触开口162使接触开口162的宽度和深度增加。如上所述，栅极间隔件82具有均匀的高度。结果，当栅极间隔件82被去除时，接触开口162的下部部分162l也具有均匀的高度。75.用于去除栅极间隔件82的蚀刻工艺可以不同于(例如，可以使用不同的蚀刻参数、不同的蚀刻剂和/或不同类型的蚀刻来执行)用于加宽接触开口162b和最初形成接触开口162的(一种或多种)蚀刻工艺。可以使用可接受的光刻技术和蚀刻技术来去除栅极间隔件82。该蚀刻可以是对栅极间隔件82的材料具有选择性的湿法蚀刻或干法蚀刻(例如，以比蚀刻第二ild 144、esl 142、栅极电极114、栅极电介质112、第一ild 94、cesl 92、外延源极/漏极区域88和鳍52的(一种或多种)材料更快的速率来蚀刻栅极间隔件82的材料)。在一些实施例中，该蚀刻是各向同性蚀刻(或至少以比用于加宽接触开口162b和/或最初形成接触开口162的(一种或多种)蚀刻工艺更大的各向同性程度来蚀刻栅极间隔件82)。例如，当栅极间隔件82由氮化硅形成时，蚀刻可以是采用磷酸(h3po4)执行的湿法蚀刻。在一些实施例中，用于去除栅极间隔件82的蚀刻工艺包括将栅极间隔件82浸润在蚀刻溶液中，该蚀刻溶液包括水中的磷酸。可以通过将栅极间隔件82沉浸到蚀刻溶液中，用蚀刻溶液喷洒栅极间隔件82等，来将栅极间隔件浸润到蚀刻溶液中。可以将栅极间隔件82浸润在蚀刻溶液中持续约10秒至约1000秒的时间。在浸润期间，蚀刻溶液可以在约25℃至约200℃的范围内的温度下。以这些范围内的参数来执行蚀刻工艺允许在不过度蚀刻鳍52、栅极电介质112或栅极电极114的情况下去除栅极间隔件82。以这些范围之外的参数来执行蚀刻工艺可能不允许在不过度蚀刻鳍52、栅极电介质112和栅极电极114的情况下去除栅极间隔件82。76.在图27a至图27c中，经加宽的接触开口162b可选地延伸穿过接触件掩模134b(如果存在的话)，并使下部源极/漏极接触件132b暴露。可以使用可接受的光刻技术和蚀刻技术来将接触开口162b延伸穿过接触件掩模134b。蚀刻工艺可以是各向异性的。例如，当接触件掩模134由氮化硅形成时，该蚀刻可以是采用四氟化碳(cf4)执行的干法蚀刻。77.在图28a至图28c中，在接触开口162中沉积间隔件层164。在第二ild 144、栅极电极114、栅极电介质112和下部源极/漏极接触件132b的顶表面上形成间隔件层164。还在esl 142的底表面和第二ild 144、esl 142和cesl 92的侧壁上形成间隔件层164。如随后将更详细地描述的，也可以在栅极电介质112的侧壁上形成间隔件层164。间隔件层164由电介质材料形成。可接受的电介质材料可以包括氮化硅、氮碳化硅、氮氧化硅、碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、等离子体增强原子层沉积(peald)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。78.在间隔件层164的沉积期间，发生夹断，使得在接触开口162的下部部分162l中的间隔件层164的形成是不完全的。结果，间隔件层164使接触开口162的下部部分162l密封，从而从接触开口162的下部部分162l形成未被间隔件层164填充的空隙166。为了促进空隙166的形成，可以使用更易于夹断的沉积工艺(例如，cvd)来沉积间隔件层164。例如，可以通过cvd由氮化硅来形成间隔件层164。夹断也可能因为如下原因而发生：接触开口162的下部部分162l具有较小的宽度(并且因此空隙166具有较小的宽度)，例如在约1nm至约20nm的范围内的宽度w1。79.在图29a至图29c中，间隔件层164被图案化以形成接触件间隔件168。可以通过任何可接受的蚀刻工艺来对间隔件层164进行图案化，例如对间隔件层164的材料具有选择性的蚀刻工艺(例如，以比第二ild 144和栅极电极114的(一种或多种)材料更快的速率来选择性地蚀刻间隔件层164的材料)。蚀刻工艺可以是各向异性的。对间隔件层164进行图案化去除间隔件层164的位于第二ild 144、栅极电极114和下部源极/漏极接触件132b之上的水平部分。间隔件层164在被蚀刻时，具有留在第二ild 144、esl 142和cesl的侧壁上的垂直部分(从而形成接触件间隔件168)。在去除间隔件层164的水平部分之后，第二ild 144、栅极电极114和下部源极/漏极接触件132b的顶表面暴露出来。接触件间隔件168延伸穿过esl 142，接触件间隔件168具有设置为高于esl 142的部分和低于esl 142的部分。接触件间隔件168的低于esl 142的部分接触esl 142的底表面并沿着其延伸。在所示的实施例中，接触件间隔件168不形成在栅极电介质112的侧壁上，使得栅极电介质112的侧壁不与接触件间隔件168接触。80.空隙166由以下项来限定(并且因此使以下项暴露)：接触件间隔件168的底表面；鳍52的顶表面；以及栅极电介质112、cesl 92和外延源极/漏极区域88的侧壁。这样，空隙166设置在栅极电极114和源极/漏极接触件132、156之间。空隙166可以充满空气或可以处于真空中，空气和真空两者的相对介电常数均比所去除的栅极间隔件82的电介质材料低。在较小的器件尺寸下，源极/漏极接触件132、156与栅极电极114之间的电容可以是寄生电容的重要来源。源极/漏极接触件132、156与栅极电极114之间的区域的相对介电常数的减小使寄生电容减小，从而改进所得finfet的性能。81.如上所述，接触开口162的下部部分162l具有均匀的高度。结果，空隙166也具有均匀的(例如，相同的)高度。通过去除栅极间隔件82来形成空隙166，允许空隙166在整个衬底50上具有更均匀的尺寸。此外，间隔件层164(参见图28a至图28c)是在中段制程(meol)工艺中形成的，而不是在前段制程(feol)工艺中形成的。因此，在间隔件层164的沉积期间形成空隙166允许在处理的后期阶段形成空隙166，从而在形成空隙166之后执行较少的处理步骤。因此，可以减少在后续处理中损坏空隙166的风险。因此可以改进制造良率。82.在图30a至图30c中，在接触开口162中形成用于栅极接触件的(一个或多个)导电层170。例如，可以通过在接触开口162中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出)和导电材料来形成(一个或多个)导电层170。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是金属，例如铜、铜合金、银、金、钨、钴、铝、镍等，其可以通过诸如pvd、ald、cvd等之类的沉积工艺形成。(一个或多个)导电层170形成在接触件间隔件168、第二ild 144、栅极电极114和下部源极/漏极接触件132b的侧壁和/或顶表面上。83.在图31a至图31c中，执行去除工艺以去除(一个或多个)导电层170的多余部分，这些多余部分位于第二ild 144的顶表面上之上。去除工艺还可以去除第二ild 144的一些部分，例如位于上部源极/漏极接触件156的顶表面之上的部分。在一些实施例中，可以采用诸如化学机械抛光(cmp)、回蚀工艺、其组合等之类的平坦化工艺。接触开口162中的剩余的(一个或多个)导电层170在接触开口162中形成栅极接触件172。在平坦化工艺之后，第二ild 144、上部源极/漏极接触件156和栅极接触件172的顶表面是共面的(在工艺变化之内)。栅极接触件172延伸穿过第二ild 144和esl 142。84.位于接触开口162a中的栅极接触件的子集172a专用于特定的栅极电极114，并且不与外延源极/漏极区域88共享该子集。通过下部源极/漏极接触件132b，外延源极/漏极区域88的子集共享位于接触开口162b中的栅极接触件的子集172b。根据各种实施例，栅极接触件172b各自具有延伸穿过第二ild 144和esl 142的主部分172bm、延伸穿过栅极掩模120以接触下面的栅极电极114的第一过孔部分172bv1，以及延伸穿过接触件掩模134以接触下面的源极/漏极接触件132b的第二过孔部分172bv2。接触件间隔件168具有这样的部分：这些部分比栅极接触件172b的主部分172bm低并且位于栅极接触件172b的过孔部分172bv1、172bv2之间。85.图32是根据一些其他实施例的finfet的视图。该实施例类似于图31a的实施例，区别是接触件间隔件168也形成在栅极电介质112的侧壁上，使得它们沿着栅极电介质112延伸并与其接触。例如，在间隔件层164的沉积期间(参见图28a至图28c)，在接触开口162的下部部分162l中可以进一步向下发生夹断。结果，该实施例中的空隙166可以具有比图31a的实施例中的空隙166小的高度。86.图33是根据一些实施例的finfet的视图。具体地，图33是图31a和图32的器件的俯视图，其中为了图示清楚，省略了finfet的一些特征。如更清楚地看到的，空隙166沿着栅极结构174的侧壁延伸。空隙166将源极/漏极接触件132、156与栅极结构174分隔开。空隙166由接触件间隔件168限定。87.图34是根据一些其他实施例的finfet的视图。该实施例与图31a的实施例类似，区别是省略了接触件掩模134。结果，栅极接触件172b不包括延伸穿过接触件掩模134的过孔部分172bv2(参见图31a)。而是，栅极接触件172b的主部分172bm(参见图31a)沿着下部源极/漏极接触件132b的顶表面延伸。作为在接触开口152的形成期间(参见图21a至图21c)蚀刻选择性降低的结果，上部源极/漏极接触件156可以部分地延伸到下部源极/漏极接触件132中。88.图35是根据一些其他实施例的finfet的视图。该实施例类似于图34的实施例，区别是接触件间隔件168也形成在栅极电介质112的侧壁上。结果，该实施例中的空隙166可以具有比图34的实施例中的空隙166小的高度。89.图36是根据一些实施例的finfet的视图。具体地，图36是俯视图，为清晰起见，其中省略了finfet的一些特征。该实施例与图33的实施例类似，区别是省略了接触件掩模134。90.实施例可以实现多个优点。空隙166可以充满空气或可以处于真空中，空气和真空两者的相对介电常数均比所去除的栅极间隔件82的电介质材料低。在较小的器件尺寸下，源极/漏极接触件132、156与栅极电极114之间的电容可以是寄生电容的重要来源。源极/漏极接触件132、156与栅极电极114之间的区域的相对介电常数的减小使寄生电容减小，从而改进所得finfet的性能。此外，通过去除栅极间隔件82来形成空隙166允许空隙166形成为具有相同的高度并且是在随后的处理步骤中形成的。因此可以改进制造良率。91.所公开的finfet实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(nsfet)。在nsfet实施例中，鳍被通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构代替。虚设栅极结构和源极/漏极区域以与上述实施例类似的方式而形成。在虚设栅极结构被去除之后，牺牲层可以在沟道区域中被部分或全部去除。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全围绕nsfet器件的沟道区域中的沟道层。可以以与上述实施例类似的方式来形成ild以及与替换栅极结构和源极/漏极区域的接触件。纳米结构器件可以如美国专利申请公开no.2016/0365414中所公开的那样来形成，该美国专利申请通过引用以其整体并入本文。92.此外，finfet/nsfet器件可以通过上面的互连结构中的金属化层进行互连以形成集成电路。可以在后段制程(beol)工艺中形成上面的互连结构，其中金属化层连接到上部源极/漏极接触件156和栅极接触件172。诸如无源器件、存储器(例如，磁阻随机存取存储器(mram)、电阻随机存取存储器(rram)、相变随机存取存储器(pcram)等)等之类的附加特征可以在beol工艺期间与互连结构集成。93.在一个实施例中，一种器件包括：源极/漏极区域，该源极/漏极区域与衬底的沟道区域邻接；接触蚀刻停止层，该接触蚀刻停止层位于源极/漏极区域上；第一源极/漏极接触件，该第一源极/漏极接触件延伸穿过接触蚀刻停止层，该第一源极/漏极接触件连接到源极/漏极区域；栅极结构，该栅极结构位于沟道区域上；栅极接触件，该栅极接触件连接到栅极结构；以及接触件间隔件，该接触件间隔件在栅极接触件周围，其中，接触件间隔件、栅极结构、接触蚀刻停止层和衬底共同限定栅极结构和第一源极/漏极接触件之间的空隙。在一些实施例中，该器件还包括：蚀刻停止层，该蚀刻停止层位于栅极结构上，栅极接触件和接触件间隔件延伸穿过该蚀刻停止层，接触件间隔件具有设置为高于该蚀刻停止层的第一部分并且具有设置为低于该蚀刻停止层的第二部分。在该器件的一些实施例中，接触蚀刻停止层的顶表面和第一源极/漏极接触件的顶表面是共面的，并且该器件还包括：第二源极/漏极接触件，该第二源极/漏极接触件延伸穿过蚀刻停止层并且延伸到第一源极/漏极接触件中。在一些实施例中，该器件还包括：接触件掩模，该接触件掩模位于第一源极/漏极接触件上，接触蚀刻停止层的顶表面和接触件掩模的顶表面共面；以及第二源极/漏极接触件，该第二源极/漏极接触件延伸穿过接触件掩模和蚀刻停止层。在该器件的一些实施例中，栅极结构包括栅极电介质，该栅极电介质的侧壁暴露于空隙，该栅极电介质的侧壁不与接触件间隔件接触。在该器件的一些实施例中，栅极结构包括栅极电介质，栅极电介质的侧壁暴露于空隙，接触件间隔件沿着栅极电介质的侧壁延伸。94.在一个实施例中，一种器件包括：第一源极/漏极区域；沟道区域，该沟道区域与第一源极/漏极区域邻接；栅极结构，该栅极结构位于沟道区域上，栅极结构通过第一空隙与第一源极/漏极区域分隔开；栅极掩模，该栅极掩模位于栅极结构上；栅极接触件，该栅极接触件延伸穿过栅极掩模以与栅极结构接触；以及接触件间隔件，该接触件间隔件位于栅极接触件周围，第一空隙使接触件间隔件的底表面、栅极结构的侧壁、第一源极/漏极区域的侧壁和沟道区域的顶表面暴露。在该器件的一些实施例中，接触件间隔件沿着栅极接触件的侧壁、栅极结构的顶表面和栅极结构的侧壁延伸。在该器件的一些实施例中，接触件间隔件沿着栅极接触件的侧壁和栅极结构的顶表面延伸，栅极结构的侧壁不与接触件间隔件接触。在一些实施例中，该器件还包括：第二源极/漏极区域，该第二源极/漏极区域与沟道区域邻接，栅极结构通过第二空隙与第二源极/漏极区域分隔开，第一空隙和第二空隙具有相同的高度。95.在一个实施例中，一种方法包括：穿过栅极掩模蚀刻第一接触开口，以使栅极结构和栅极间隔件暴露，栅极间隔件沿着栅极结构的侧壁并且沿着栅极掩模的侧壁设置；去除栅极间隔件，以使第一接触开口沿着栅极结构的侧壁延伸；在栅极结构之上并且在第一接触开口的上部部分中沉积间隔件层，间隔件层密封沿着栅极结构的侧壁的第一接触开口的下部部分；以及在第一接触开口的上部部分中形成栅极接触件，栅极接触件连接到栅极结构，间隔件层设置在栅极接触件周围。在一些实施例中，该方法还包括：生长源极/漏极区域，该源极/漏极区域与沟道区域邻接，栅极结构设置在沟道区域之上；在源极/漏极区域之上沉积第一层间电介质；穿过第一层间电介质蚀刻第二接触开口，以使源极/漏极区域暴露，其中，在蚀刻第二接触开口时，栅极掩模覆盖栅极结构；以及在第二接触开口中形成下部源极/漏极接触件，该下部源极/漏极接触件连接到源极/漏极区域。在该方法的一些实施例中，下部源极/漏极接触件的顶表面、栅极掩模的顶表面和栅极间隔件的顶表面是共面的。在一些实施例中，该方法还包括：在下部源极/漏极接触件之上形成接触件掩模，该接触件掩模的顶表面、栅极掩模的顶表面和栅极间隔件的顶表面是共面的。在一些实施例中，该方法还包括：在下部源极/漏极接触件、栅极掩模和栅极间隔件之上沉积第二层间电介质；穿过第二层间电介质蚀刻第一接触开口；以及在去除栅极间隔件之前，加宽第一接触开口以使下部源极/漏极接触件暴露，间隔件层还被沉积在下部源极/漏极接触件之上。在该方法的一些实施例中，栅极结构的侧壁不与间隔件层接触。在该方法的一些实施例中，栅极结构的侧壁与间隔件层接触。在该方法的一些实施例中，穿过栅极掩模蚀刻第一接触开口包括执行各向异性蚀刻工艺，并且去除栅极间隔件包括执行各向同性蚀刻工艺。在该方法的一些实施例中，栅极掩模包括氮化硅，并且各向异性蚀刻工艺是采用四氟化碳执行的干法蚀刻。在该方法的一些实施例中，栅极间隔件包括氮化硅，并且各向同性蚀刻工艺是采用磷酸执行的湿法蚀刻。96.前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该领会，他们可以容易地使用本公开作为用于设计或者修改其他工艺和结构的基础，以实现与本文引入的实施例相同的目的和/或达到与其相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。97.示例1是一种半导体器件，包括：源极/漏极区域，所述源极/漏极区域与衬底的沟道区域邻接；接触蚀刻停止层，所述接触蚀刻停止层位于所述源极/漏极区域上；第一源极/漏极接触件，所述第一源极/漏极接触件延伸穿过所述接触蚀刻停止层，所述第一源极/漏极接触件连接到所述源极/漏极区域；栅极结构，所述栅极结构位于所述沟道区域上；栅极接触件，所述栅极接触件连接到所述栅极结构；以及接触件间隔件，所述接触件间隔件在所述栅极接触件周围，其中，所述接触件间隔件、所述栅极结构、所述接触蚀刻停止层和所述衬底共同限定所述栅极结构和所述第一源极/漏极接触件之间的空隙。98.示例2是示例1所述的器件，还包括：蚀刻停止层，所述蚀刻停止层位于所述栅极结构上，所述栅极接触件和所述接触件间隔件延伸穿过所述蚀刻停止层，所述接触件间隔件具有设置为高于所述蚀刻停止层的第一部分并且具有设置为低于所述蚀刻停止层的第二部分。99.示例3是示例2所述的器件，其中，所述接触蚀刻停止层的顶表面和所述第一源极/漏极接触件的顶表面是共面的，所述器件还包括：第二源极/漏极接触件，所述第二源极/漏极接触件延伸穿过所述蚀刻停止层并且延伸到所述第一源极/漏极接触件中。100.示例4是示例2所述的器件，还包括：接触件掩模，所述接触件掩模位于所述第一源极/漏极接触件上，所述接触蚀刻停止层的顶表面和所述接触件掩模的顶表面共面；以及第二源极/漏极接触件，所述第二源极/漏极接触件延伸穿过所述接触件掩模和所述蚀刻停止层。101.示例5是示例1所述的器件，其中，所述栅极结构包括栅极电介质，所述栅极电介质的侧壁暴露于所述空隙，所述栅极电介质的侧壁不与所述接触件间隔件接触。102.示例6是示例1所述的器件，其中，所述栅极结构包括栅极电介质，所述栅极电介质的侧壁暴露于所述空隙，所述接触件间隔件沿着所述栅极电介质的侧壁延伸。103.示例7是一种半导体器件，包括：第一源极/漏极区域；沟道区域，所述沟道区域与所述第一源极/漏极区域邻接；栅极结构，所述栅极结构位于所述沟道区域上，所述栅极结构通过第一空隙与所述第一源极/漏极区域分隔开；栅极掩模，所述栅极掩模位于所述栅极结构上；栅极接触件，所述栅极接触件延伸穿过所述栅极掩模以与所述栅极结构接触；以及接触件间隔件，所述接触件间隔件位于所述栅极接触件周围，所述第一空隙使所述接触件间隔件的底表面、所述栅极结构的侧壁、所述第一源极/漏极区域的侧壁和所述沟道区域的顶表面暴露。104.示例8是示例7所述的器件，其中，所述接触件间隔件沿着所述栅极接触件的侧壁、所述栅极结构的顶表面以及所述栅极结构的侧壁延伸。105.示例9是示例7所述的器件，其中，所述接触件间隔件沿着所述栅极接触件的侧壁和所述栅极结构的顶表面延伸，所述栅极结构的侧壁不与所述接触件间隔件接触。106.示例10是示例7所述的器件，还包括：第二源极/漏极区域，所述第二源极/漏极区域与所述沟道区域邻接，所述栅极结构通过第二空隙与所述第二源极/漏极区域分隔开，所述第一空隙和所述第二空隙具有相同的高度。107.示例11是一种用于形成半导体器件的方法，包括：穿过栅极掩模蚀刻第一接触开口，以使栅极结构和栅极间隔件暴露，所述栅极间隔件沿着所述栅极结构的侧壁并且沿着所述栅极掩模的侧壁设置；去除所述栅极间隔件，以使所述第一接触开口沿着所述栅极结构的侧壁延伸；在所述栅极结构之上并且在所述第一接触开口的上部部分中沉积间隔件层，所述间隔件层密封沿着所述栅极结构的侧壁的所述第一接触开口的下部部分；以及在所述第一接触开口的上部部分中形成栅极接触件，所述栅极接触件连接到所述栅极结构，所述间隔件层设置在所述栅极接触件周围。108.示例12是示例11所述的方法，还包括：生长源极/漏极区域，所述源极/漏极区域与沟道区域邻接，所述栅极结构设置在所述沟道区域之上；在所述源极/漏极区域之上沉积第一层间电介质；穿过所述第一层间电介质蚀刻第二接触开口，以使所述源极/漏极区域暴露，其中，在蚀刻所述第二接触开口时，所述栅极掩模覆盖所述栅极结构；以及在所述第二接触开口中形成下部源极/漏极接触件，所述下部源极/漏极接触件连接到所述源极/漏极区域。109.示例13是示例12所述的方法，其中，所述下部源极/漏极接触件的顶表面、所述栅极掩模的顶表面和所述栅极间隔件的顶表面是共面的。110.示例14是示例12所述的方法，还包括：在所述下部源极/漏极接触件之上形成接触件掩模，所述接触件掩模的顶表面、所述栅极掩模的顶表面和所述栅极间隔件的顶表面是共面的。111.示例15是示例12所述的方法，还包括：在所述下部源极/漏极接触件、所述栅极掩模和所述栅极间隔件之上沉积第二层间电介质；穿过所述第二层间电介质蚀刻所述第一接触开口；以及在去除所述栅极间隔件之前，加宽所述第一接触开口以使所述下部源极/漏极接触件暴露，所述间隔件层还被沉积在所述下部源极/漏极接触件之上。112.示例16是示例11所述的方法，其中，所述栅极结构的侧壁不与所述间隔件层接触。113.示例17是示例11所述的方法，其中，所述栅极结构的侧壁与所述间隔件层接触。114.示例18是示例11所述的方法，其中，穿过所述栅极掩模蚀刻所述第一接触开口包括执行各向异性蚀刻工艺，并且去除所述栅极间隔件包括执行各向同性蚀刻工艺。115.示例19是示例18所述的方法，其中，所述栅极掩模包括氮化硅，并且所述各向异性蚀刻工艺是采用四氟化碳执行的干法蚀刻。116.示例20是示例18所述的方法，其中，所述栅极间隔件包括氮化硅，并且所述各向同性蚀刻工艺是采用磷酸执行的湿法蚀刻。









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