一种实现低谐波数据加权平均算法的电路模块及Delta-Sigma调制器

电子电路装置的制造及其应用技术一种实现低谐波数据加权平均算法的电路模块及delta-sigma调制器技术领域1.本发明属于集成电路设计技术领域，特别是涉及一种实现低谐波数据加权平均算法的电路模块及delta-sigma调制器。背景技术：2.数据转换器是现代信号处理系统中极其重要的模块，同时也是限制整个系统信号处理能力的瓶颈所在。考虑到转换器电路实现中模拟元件的匹配精度，传统的奈奎斯特转换器只能达到中等的有效位数(enob)，一般小于14位。精心的布局、更好的工艺技术和校正技术可以将这些转换器的性能提高到近乎完美的水平，但同时也大大增加了成本。在这种情况下，过采样delta-sigma转换器结构由于其高分辨率、对电路非理想性不敏感和低成本等优点而经常受到青睐。3.虽然单比特delta-sigma调制器曾经是早期数据转换器的主要选择，但现在多比特delta-sigma调制器正成为的主要选择。给定一个小的输入信号，如-60dbfs的输入，多比特调制器的输出主要集中在零码电平附近，相邻电平很少，而单比特调制器的输出在最大值和最小值之间波动，这种波动使得单比特调制器产生更大的量化噪声。除了具有较低的噪声外，相同阶数下，多比特调制器与单比特调制器相比具有更好的稳定性。因此，尽管单比特调制器具有固有的良好的线性度，但在高端数据转换器中多位调制器是首选。4.尽管多比特量化提高了delta-sigma转换器的稳定性和信噪比，但在实际的电路实现过程中，由于制造工艺的限制，由模拟器件构成的dac单元无法完全匹配，这样，dac单元的失配就以非线性误差的形式转移至调制环路中，影响调制器的信噪比等各项性能。因此，为了保证调制器的高精度，一般采用动态元素匹配(dem)技术对非线性误差进行抑制或补偿。在众多dem技术中，数据加权平均(dwa)因其实现简单而被广泛使用。5.图1是以三比特量化(8个dac单元)为例的传统dwa算法的示意图。八个量化单元编号分别为1～8，input一栏为输入信号，pointer一栏为地址指针位置(初始值为1)，当前时钟周期的指针位置等于上一时钟周期的指针位置与输入信号求和后对8求余。当第一个输出信号为3时，dwa选通单元1～3，地址指针变为4；当第二个输入信号为2时，继续选通4～5反馈单元，地址指针变为6；当下一个输入信号为6时，dwa则选通单元6～8，并循环至八个dac单元之首，重新选择1～3单元，地址指针变为4。以此类推进行反馈单元的循环选择，对应于每个输入信号而被选择的dac单元用阴影的方式表示于图中。6.当输入信号的频率过小并接近直流时，传统dwa技术的局限就有所显现。参见图2，依旧以上述的三比特量化为例，当输入信号持续为2时，dac单元会出现如下规律性选择：(1,2)，(3,4)，(5,6)，(7,8)……如此循环往复，当考虑dac单元的不匹配误差时，由于选择单元的规律性，不匹配误差也呈规律性出现于dwa单元的输出信号中，这种规律在频谱上以谐波的形式影响着调制器的精度。7.因此，为了抑制这种由于规律性选择反馈单元所引入的谐波，需要对传统dwa技术进行改进。技术实现要素：8.本发明旨在提供一种实现低谐波数据加权平均算法的电路模块，以解决上述问题。为此，本本发明采样的技术方案如下：9.根据本发明的一方面，提供了一种实现低谐波数据加权平均算法的电路模块，该电路模块包括：10.温度计译码器，用于将输入的3位二进制码转化成8位温度计码；11.周期性随机信号发生器，所述周期性随机信号发生器周期为m，用于每隔m个时钟产生一个随机信号；12.三输入模加法器，用于将当前时钟的输入二进制码、所述周期性随机信号发生器的输出及上一时钟的地址指针相加后对8求余，生成新的地址指针；13.d触发器，其输入端接所述三输入模加法器的输出端，并且输出端接至所述三输入模加法器的其中一个输入端和所述桶型移位寄存器；14.桶型移位寄存器，用于根据当前时钟的地址指针ptr[2:0]对输入的温度计码进行相应的移位操作，并将移位后的数据输出给1-bit dac单元。[0015]在较佳实施例中，所述周期性随机信号发生器包括常数0、随机数发生器、计数器和二选一选择器；其中，所述随机数发生器用于生成[0,7]区间内的随机整数；所述计数器用于计算时钟周期数，并且在计数结果为m时归零；所述二选一选择器的输入与所述随机数发生器的输出、常数0、计数器的输出耦合，当计数器的输出为0时，二选一选择器的输出等于随机数发生器的输出，当计数器的输出不为0时，二选一选择器的输出为常数0。[0016]在较佳实施例中，所述三输入模加法器为一个三数据输入的全加器；其中，所述全加器的进位输入置为0，并且进位输出不使用。[0017]在较佳实施例中，所述桶型移位寄存器包括24个二路选择器，其中，24个二路选择器共分为3组，每组8个二路选择器。具体地，第一组的二路选择器根据地址指针ptr[0]控制，对输入的温度计码tem0[7:0]进行1位的移位操作，并将移位后的数据tem1[7:0]输出给第二组二路选择器；第二组的二路选择器根据地址指针ptr[1]控制，对输入的温度计码tem1[7:0]进行2位的移位操作，并将移位后的数据输出tem2[7:0]给第三组二路选择器；第三组的二路选择器根据地址指针ptr[2]控制，对输入的温度计码tem2[7:0]进行4位的移位操作，得到最终的数据输出d0～d7，并将其输出给1-bit dac单元。[0018]在较佳实施例中，该电路模块还包括叠加模块，用于将各个1-bit dac单元叠加成一个总输出。[0019]根据本发明的另一方面，还提供了一种delta-sigma调制器，该delta-sigma调制器包括如上所述的实现低谐波数据加权平均算法的电路模块。[0020]本发明提供的实现低谐波数据加权平均算法的电路模块，在传统dwa技术的架构基础上只增加了一个周期性随机数发生器，结构简单，电路开销较小。在周期性随机数发生器的作用下，每隔m个时钟周期，便打乱一次传统dwa对dac单元的规律性选择。通过对m的调整，该电路模块可以在不影响传统dwa一阶整形效果的前提下，实现对谐波的有效抑制，从而可以有效提高系统的线性度。附图说明[0021]为进一步说明各实施例，本发明提供有附图。这些附图为本发明揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本发明的优点。图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。[0022]图1是传统dwa算法的示意图；[0023]图2是传统dwa算法局限性的示意图；[0024]图3是根据本发明实施例的实现低谐波dwa算法的示意图；[0025]图4是根据本发明实施例的实现低谐波数据加权平均算法的电路模块的结构示意图；[0026]图5是图4所示的周期性随机信号发生器的结构示意图；[0027]图6是图4所示的三输入模加法器的结构示意图；[0028]图7是图4所示的桶型移位寄存器的结构示意图；[0029]图8是根据本发明实施例的用于测试的delta-sigma调制器的结构示意图；[0030]图9是本发明实施例的dac反馈模块采取无失配模式时dac反馈模块输出信号的功率谱密度图；[0031]图10是本发明实施例的dac反馈模块采取失配模式，dwa模块采取dwa算法关闭模式时dac反馈模块输出信号的功率谱密度图；[0032]图11是本发明实施例的dac反馈模块采取失配模式，dwa模块采取传统dwa算法开启模式时dac反馈模块输出信号的功率谱密度图；[0033]图12是本发明实施例的dac反馈模块采取失配模式，dwa模块采取低谐波dwa算法开启模式时dac反馈模块输出信号的功率谱密度图。具体实施方式[0034]以下将结合附图对本发明的较佳实施例进行详细说明，以便更清楚理解本发明的目的、特点和优点。应理解的是，附图所示的实施例并不是对本发明范围的限制，而只是为了说明本发明技术方案的实质精神。[0035]在下文的描述中，出于说明各种公开的实施例的目的阐述了某些具体细节以提供对各种公开实施例的透彻理解。但是，相关领域技术人员将认识到可在无这些具体细节中的一个或多个细节的情况下来实践实施例。在其它情形下，与本技术相关联的熟知的装置、结构和技术可能并未详细地示出或描述从而避免不必要地混淆实施例的描述。[0036]在整个说明书中对“一个实施例”或“一实施例”的提及表示结合实施例所描述的特定特点、结构或特征包括于至少一个实施例中。因此，在整个说明书的各个位置“在一个实施例中”或“在一实施例”中的出现无需全都指相同实施例。另外，特定特点、结构或特征可在一个或多个实施例中以任何方式组合。[0037]在以下描述中，为了清楚展示本发明的结构及工作方式，将借助诸多方向性词语进行描述，但是应当将“前”、“后”、“左”、“右”、“外”、“内”、“向外”、“向内”、“上”、“下”等词语理解为方便用语，而不应当理解为限定性词语。[0038]请参见图3，图3是以三比特量化(8个dac单元)为例的实现低谐波dwa算法的示意图。该算法与传统dwa算法类似，多出的一栏random data为周期m为1的周期性随机信号发生器的输出信号，用于打乱传统dwa算法地址指针的变化规律，即当前时钟周期的指针位置等于上一时钟的指针位置、输入信号与随机输入信号求和后对8求余。当第一个输出信号为3，随机输入信号为1时，dwa选通单元1～3，地址指针变为5；当第二个输入信号为2，随机输入信号为2时，选通5～6反馈单元，地址指针变为1；当下一个输入信号为6，随机输入信号为3时，dwa则选通单元1～6，地址指针变为2。以此类推进行反馈单元的循环选择，对应于每个输入信号而被选择的dac单元同样用阴影的方式表示于图中。[0039]参见图4，图4是根据本发明实施例的实现低谐波数据加权平均算法的电路模块的结构示意图，该电路模块包括温度计译码器1、周期性随机信号发生器2、三输入模加法器3、d触发器4和桶型移位寄存器5五大部分。其中，温度计译码器1，用于将输入的3位二进制码转化成8位温度计码。温度计译码器1的结构是公知的，这里不再赘述。周期性随机信号发生器2周期为m，用于每隔m个时钟周期产生一个随机信号。三输入模加法器3用于将当前时钟的输入二进制码、周期性随机信号发生器2的输出及上一时钟的地址指针相加后对8求余，生成新的地址指针，来控制桶型移位寄存器5的移位操作。d触发器4的d端接三输入模加法器3的输出，q端接三输入模加法器3的输入和桶形移位寄存器5的地址指针输入，与三输入模加法器3实现数据的累加。桶型移位寄存器5用于根据当前时钟的地址指针ptr[2:0]对输入的温度计码进行相应的移位操作，并将移位后的数据输出给1-bit dac单元6。另外该电路模块中还加入叠加模块7，用于将每个dac单元6的输出信号叠加作为总输出。叠加模块7的结构是公知的，这里不再赘述。[0040]参见图5，图5是周期性随机信号发生器2的结构示意图，包括常数0、随机数发生器21、计数器22和二选一选择器23。其中，所述随机数发生器21用于生成[0,7]区间内的随机整数。所述计数器22用于计算时钟周期数，并且在计数结果为m时归零。所述二选一选择器23的输入与所述随机数发生器21的输出、常数0、计数器22的输出耦合，当计数器22的输出为0时，二选一选择器23的输出等于随机数发生器21的输出，以及当计数器22的输出不为0时，二选一选择器23的输出为常数0。[0041]参见图6，图6是根据本发明实施例的三输入模加法器的结构示意图，其架构为一个三输入的全加器。所述全加器的进位输入置为0，并且进位输出不使用。[0042]参见图7，图7是根据本发明实施例的桶型移位寄存器的结构示意图，包括24个二路选择器。24个二路选择器共分为3组，每组8个二路选择器。第一组的二路选择器根据地址指针ptr[0]控制，对输入的温度计码tem0[7:0]进行1位的移位操作，并将移位后的数据tem1[7:0]输出给第二组二路选择器；第二组的二路选择器根据地址指针ptr[1]控制，对输入的温度计码tem1[7:0]进行2位的移位操作，并将移位后的数据输出tem2[7:0]给第三组二路选择器；第三组的二路选择器根据地址指针ptr[2]控制，对输入的温度计码tem2[7:0]进行4位的移位操作，得到最终的数据输出d0～d7，并将其输出给1-bit dac单元。[0043]参见图8，图8是根据本发明实施例的用于测试的delta-sigma调制器的结构示意图。该delta-sigma调制器包括环路滤波器、量化器、dwa模块、dac反馈模块和加法器。其中，量化器位数为3bit，其输入端与环路滤波器的输出端耦合，将环路滤波器的输出量化为3bit的数字输出信号y。dwa模块用于实现低谐波数据加权平均算法，其结构已在上文进行了描述。dwa模块有三种工作模式，分别为dwa算法关闭模式、传统dwa算法开启模式以及低谐波dwa算法开启模式，其输入端与量化器的输出端耦合。dac反馈模块有两种工作模式，分别为无失配模式以及失配模式，无失配模式状态下所有dac单元完全匹配，失配模式下所有dac单元存在5‰的失配偏差，该模块的输入端与dwa模块的输出端耦合。加法器接收模拟输入信号x和dac反馈模块的输出信号z并求和后输入到环路滤波器的输入端。[0044]参见图9～图12，其中，输入信号的幅值为0.01，图9为sigma-delta调制器的dac反馈模块采取无失配模式时dac反馈模块输出信号z的功率谱密度图；图10为delta-sigma调制器的dac反馈模块采取失配模式，dwa模块采取传统dwa算法关闭模式时dac反馈模块输出信号z的功率谱密度图；图11为delta-sigma调制器的dac反馈模块采取失配模式，dwa模块采取传统dwa算法开启模式时dac反馈模块输出信号z的功率谱密度图；图12为delta-sigma调制器的dac反馈模块采取失配模式，dwa模块采取低谐波dwa算法开启模式(m＝10000)时dac反馈模块输出信号z的功率谱密度图。[0045]从图9与图10的对比可以看到，当dwa算法关闭时，存在dac单元的失配时的输出信号频谱图中的信噪比相对于无dac单元失配时要降低了很多；从图9、图10与图11的对比可以看到，传统dwa算法减小了信号带内的失配噪声，有效提高了输出信号频谱图中的信噪比，但同时也在信号带内引入了谐波，严重影响了线性度；从图11与图12的对比可以看出，低谐波dwa算法不仅减小了信号带内的失配噪声，而且抑制了传统dwa算法引入的谐波，有效改善了系统的线性度。[0046]综上所述，本发明有如下技术特征：(1)提出了一种用于高精度多位量化sigma-delta调制器的低谐波数据加权平均算法电路模块，在传统数据加权平均技术的架构基础上只增加了一个周期性随机数发生器，结构简单，电路开销较小；(2)在周期性随机数发生器的作用下，每隔m个时钟周期，便打乱一次传统dwa对dac单元的规律性选择，通过对m的调整，该电路模块在不明显增加噪底的同时，实现了对谐波的有效抑制，进而有效提高了系统的线性度；(3)本发明采用的电路均为3bit结构，改变输出信号的位数只需要相应改变温度计编码器、全加器、周期性随机信号发生器、桶型移位寄存器的输入输出端口数量，即可实现不同的输出位数，拓展性好。[0047]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。









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