半导体架构的制作方法

电气元件制品的制造及其应用技术1.本公开的示例实施方式涉及堆叠半导体器件架构和制造其的方法，更具体地，涉及包括提供在堆叠半导体器件之间的电源轨的堆叠半导体器件架构和制造其的方法。背景技术：2.一般来说，非堆叠半导体器件架构由于p型金属氧化物半导体(pmos)器件和n型金属氧化物半导体(nmos)器件提供在同一平面上而需要大的面积。此外，在非堆叠半导体器件架构中，连接到pmos器件和nmos器件的电源轨均提供在pmos器件和nmos器件之上或之下。已经开发了减小半导体架构的总面积的技术。例如，已经开发了堆叠半导体器件架构，其中基于金属氧化物半导体场效应晶体管(mosfet)的单元中的pmos器件和nmos器件在垂直方向上堆叠。3.然而，在相关的堆叠半导体器件架构中，电源轨提供在堆叠的pmos器件和nmos器件之上，或者电源轨被掩埋在提供于堆叠的pmos器件和nmos器件之下的衬底中。因此，连接pmos器件和nmos器件中的提供在更远离电源轨的垂直距离处的一个的垂直接触的高度增加。垂直接触的高度的增加使堆叠半导体器件架构中的电源连接的电阻增大。因此，可能发生堆叠半导体器件架构的性能劣化。4.该背景技术部分中公开的信息在实现本技术的实施方式之前已经为发明人所知，或者是在实现实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。技术实现要素：5.一个或更多个示例实施方式提供了堆叠半导体器件架构和制造其的方法。6.一个或更多个示例实施方式还提供了包括提供在半导体器件之间的电源轨的堆叠半导体器件架构和制造其的方法。7.根据一示例实施方式的一方面，提供了一种半导体架构，其具有金属氧化物半导体场效应晶体管(mosfet)单元，该半导体架构包括：衬底；提供在衬底上的第一半导体器件；提供在衬底上的第二半导体器件，第二半导体器件提供在第一半导体器件之下；配置为向第一半导体器件供电的第一电源轨；以及配置为向第二半导体器件供电的第二电源轨，其中第一半导体器件和第二半导体器件被包括在mosfet单元中，其中第一电源轨和第二电源轨中的至少一个提供在第一半导体器件和第二半导体器件之间的垂直水平(vertical level)。8.根据一示例实施方式的另一方面，提供了一种半导体架构，其具有金属氧化物半导体场效应晶体管(mosfet)单元，该半导体架构包括：晶片；提供在晶片上的p型金属氧化物半导体(pmos)器件；在与pmos器件不同的垂直水平提供在晶片上的n型金属氧化物半导体(nmos)器件；配置为向pmos器件供电的第一电源轨；以及配置为向nmos器件供电的第二电源轨，其中pmos器件和nmos器件被包括在mosfet单元中，以及其中第一电源轨和第二电源轨中的至少一个提供在pmos器件和nmos器件之间的垂直水平。9.根据一示例实施方式的另一方面，提供了一种半导体架构，其具有金属氧化物半导体场效应晶体管(mosfet)单元，该半导体架构包括：被包括在mosfet单元中的第一半导体器件；被包括在mosfet单元中的第二半导体器件，第二半导体器件提供在第一半导体器件之上；配置为向第一半导体器件供电的第一电源轨，第一电源轨提供在第一半导体器件和第二半导体器件之间的垂直水平；以及配置为向第二半导体器件供电的第二电源轨，第二电源轨提供在与第一半导体器件和第二半导体器件不同的垂直水平。附图说明10.本公开的示例实施方式的以上和/或其他方面、特征和优点将由以下结合附图的描述更加明显，附图中：11.图1a和图1b示出了一般的非堆叠半导体器件架构的透视图；12.图2a示出了如图1a所示的非堆叠半导体器件架构的剖视图，图2b示出了如图1b所示的非堆叠半导体器件架构的剖视图；13.图3示出了如图1a所示的非堆叠半导体器件架构的俯视图；14.图4a和图4b示出了根据相关实施方式的堆叠半导体器件架构；15.图5a是如图4a所示的堆叠半导体器件架构的剖视图，图5b是如图4b所示的堆叠半导体器件架构的剖视图；16.图6a是如图4a所示的堆叠半导体器件架构的俯视图，图6b是如图4b所示的堆叠半导体器件架构的俯视图；17.图7示出了根据一示例实施方式的堆叠半导体器件架构；18.图8a是如图7所示的堆叠半导体器件架构的剖视图；19.图8b示出了如图7所示的堆叠半导体器件架构的俯视图；20.图9示出了根据另一示例实施方式的堆叠半导体器件架构；21.图10a是如图9所示的堆叠半导体器件架构的剖视图；22.图10b示出了如图9所示的堆叠半导体器件架构的俯视图；23.图11示出了根据示例实施方式的堆叠半导体器件架构的透视图；24.图12示出了可结合根据示例实施方式的堆叠半导体器件架构的半导体设备；以及25.图13示出了根据一示例实施方式的电子系统的示意性框图。具体实施方式26.这里描述的示例实施方式是示例，因此，本公开不限于此，并且可以以各种其他形式来实现。不排除以下描述中提供的每个示例实施方式与同样在这里提供的或这里未提供但与本公开一致的另一示例或另一示例实施方式的一个或更多个特征相关联。例如，即使在特定示例或示例实施方式中描述的事项没有在与该特定示例或示例实施方式不同的示例或示例实施方式中描述，所述事项也可以被理解为与所述不同的示例或实施方式相关或组合，除非在其描述中另外提及。27.此外，应理解，对原理、方面、示例和示例实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外，这些等同物应被理解为不仅包括当前众所周知的等同物，而且还包括将来要开发的等同物，即被发明以执行相同功能而不管其结构如何的所有器件。28.将理解，当半导体器件的一元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上”、“在”半导体器件的另一元件“之下”、“在”半导体器件的另一元件“下方”、“在”半导体器件的另一元件“下面”、“连接到”半导体器件的另一元件或“联接到”半导体器件的另一元件时，它可以直接在该另一元件上方、直接在该另一元件之上、直接在该另一元件上、直接在该另一元件之下、直接在该另一元件下方、直接在该另一元件下面、直接连接到该另一元件或直接联接到该另一元件，或者可以存在居间的(多个)元件。相比之下，当半导体器件的一元件被称为“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“之上”、“直接在”半导体器件的另一元件“上”、“直接在”半导体器件的另一元件“之下”、“直接在”半导体器件的另一元件“下方”、“直接在”半导体器件的另一元件“下面”、“直接连接到”半导体器件的另一元件或“直接联接到”半导体器件的另一元件时，不存在居间的元件。贯穿本公开，相同的数字指代相同的元件。29.为了描述的容易，诸如“在……上方”、“在……之上”、“在……上”、“上部”、“在……之下”、“在……下方”、“在……下面”、“下部”、“顶部”和“底部”等的空间关系术语可以在此用于描述一个元件的如图中示出的与另外的(多个)元件的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖半导体器件在使用或操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”另外的元件“之下”或“下面”的元件将取向“在”该另外的元件“之上”。因此，术语“在……之下”可以涵盖上下两种取向。半导体器件可以被另行取向(旋转90度或处于另外的取向)，并且这里使用的空间关系描述语被相应地解释。30.如这里所使用的，诸如“中的至少一个”的表述当在一列元素之后时，修饰整列元素，而不修饰该列中的个别元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a，仅包括b，仅包括c，包括a和b两者，包括a和c两者，包括b和c两者，或包括a、b和c的全部。这里，当术语“相同”用于比较两个或更多个元件的大小时，该术语可以涵盖“基本相同”的大小。31.将理解，尽管术语“第一”、“第二”、“第三”、“第四”等可以在此用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，下面讨论的第一元件可以被称为第二元件而不脱离本公开的教导。32.还将理解，即使制造装置或结构的某个步骤或操作被描述为晚于另一个步骤或操作，该步骤或操作也可以早于该另一个步骤或操作执行，除非该步骤或操作被描述为在该另一个步骤或操作之后执行。33.示例实施方式在此参照剖视图来描述，该剖视图是示例实施方式(和中间结构)的示意图。这样，将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的变化。因此，示例实施方式不应被解释为限于这里示出的区域的特别形状，而是将包括例如由制造引起的形状上的偏离。例如，被示出为矩形的注入区将通常在其边缘处具有圆化的或弯曲的特征和/或注入浓度的梯度，而非从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可以引起掩埋区和注入通过其发生的表面之间的区域中的某些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状，且不旨在限制本公开的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。34.为了简洁起见，对于半导体器件的一般元件在此可以被详细描述或可以不被详细描述。35.图1a和图1b示出了一般的非堆叠半导体器件架构的透视图。36.参照图1a，非堆叠半导体器件架构1000可以包括基于金属氧化物半导体场效应晶体管(mosfet)的单元(也称为mosfet单元)，其包括提供在衬底1100的同一平面上的pmos器件(下面简称为pmos)1120a和nmos器件(下面简称为nmos)1120b。衬底1100可以是包括硅(si)的晶片。水平互连1112a可以连接到pmos 1120a。水平互连1112a可以连接到pmos 1120a的外延层。顶部垂直接触1111a可以提供在水平互连1112a上并向上延伸。配置为向pmos 1120a供电的顶部电源轨1131a可以提供在顶部垂直接触1111a上。顶部电源轨1131a可以在垂直方向上提供在pmos 1120a之上并在水平方向上与pmos 1120a间隔开。37.类似地，水平互连1112b连接到nmos 1120b。水平互连1112b可以连接到nmos 1120b的外延层。顶部垂直接触1111b可以提供在水平互连1112b上并向上延伸。配置为向nmos 1120b供电的另一顶部电源轨1131b可以提供在顶部垂直接触1111b上。顶部电源轨1131b可以在垂直方向上提供在nmos 1120b之上并在水平方向上与nmos 1120b间隔开。38.参照图1b，非堆叠半导体器件架构1000'可以包括mosfet单元，其包括提供在衬底1100的同一平面上的pmos 1120a和nmos 1120b。水平互连1112a可以连接到pmos 1120a。水平互连1112a可以连接到pmos 1120a的外延层。底部垂直接触1110a可以提供在水平互连1112a的下表面上并向下延伸。配置为向pmos 1120a供电的底部电源轨1132a可以提供在底部垂直接触1110a的下表面上。底部电源轨1132a可以在垂直方向上提供在pmos 1120a之下并在水平方向上与pmos 1120a间隔开。39.类似地，水平互连1112b连接到nmos 1120b。水平互连1112b可以连接到nmos 1120b的外延层。底部垂直接触1110b可以提供在水平互连1112b的下表面上并向下延伸。配置为向nmos 1120b供电的另一底部电源轨1132b可以提供在底部垂直接触1110b的下表面上。底部电源轨1132b可以在垂直方向上提供在nmos 1120b之下并在水平方向上与nmos 1120b间隔开。40.图2a示出了如图1a所示的非堆叠半导体器件架构的剖视图，图2b示出了如图1b所示的非堆叠半导体器件架构的剖视图。41.参照图2a，在mosfet单元中，pmos 1120a和nmos 1120b提供在衬底1100的同一平面上。水平互连1112a和1112b分别连接到pmos 1120a的外延层和nmos 1120b的外延层。水平互连1112a和1112b可以远离pmos 1120a和nmos 1120b在水平方向上延伸。顶部垂直接触1111a和1111b分别提供在水平互连1112a和1112b上，并且顶部电源轨1131a和1131b在pmos 1120a和nmos 1120b之上的垂直水平分别提供在顶部垂直接触1111a和1111b上。此外，配置为路由信号的金属层1140可以在与顶部电源轨1131a和1131b相同的垂直水平提供在顶部电源轨1131a和1131b之间。42.参照图2b，在mosfet单元中，pmos 1120a和nmos 1120b提供在衬底1100的同一平面上。水平互连1112a和1112b分别连接到pmos 1120a的外延层和nmos 1120b的外延层。水平互连1112a和1112b可以远离pmos 1120a和nmos 1120b在水平方向上延伸。底部垂直接触1110a和1110b可以分别提供在水平互连1112a和1112b的下表面上并向下延伸。底部电源轨1132a和1132b在pmos 1120a和nmos 1120b之下的垂直水平分别提供在底部垂直接触1110a和1110b的下表面上。此外，配置为路由信号的金属层1140可以在垂直方向上提供在pmos 1120a和nmos 1120b之上。43.如图2a和图2b所示，由于pmos 1120a和nmos 1120b提供在同一平面上，因此非堆叠半导体器件架构1000和1000'的总面积可以在水平方向上相对较大，导致非堆叠半导体器件架构1000和1000'的增大的面积和尺寸。44.图3示出了如图1a所示的非堆叠半导体器件架构的俯视图。45.参照图3，因为pmos 1120a和nmos 1120b提供在同一平面上，所以非堆叠半导体器件架构的mosfet单元的宽度w1相对较大。因此，非堆叠半导体器件架构的尺寸可以增大。46.图4a和图4b示出了根据相关实施方式的堆叠半导体器件架构。47.参照图4a，根据一相关实施方式的堆叠半导体器件架构2000包括mosfet单元，其包括提供在衬底2100的第一水平的pmos 2120a和在pmos 2120a之下提供在衬底2100的第二水平的nmos 2120b。然而，实施方式不限于此。例如，nmos 2120b可以提供在衬底2100的第一水平，pmos 2120a可以在nmos 2120b之下提供在衬底2100的第二水平。水平互连2112a连接到pmos 2120a。水平互连2112a可以连接到pmos 2120a的外延层。顶部垂直接触2111a可以提供在水平互连2112a上并向上延伸到pmos 2120a之上的垂直水平。配置为向pmos 2120a供电的顶部电源轨2131a提供在顶部垂直接触2111a的上表面上。顶部电源轨2131a可以在垂直方向上提供在pmos 2120a和nmos 2120b之上。48.nmos 2120b连接到水平互连2112b。水平互连2112b可以连接到nmos 2120b的外延层。顶部垂直接触2111b连接到水平互连2112b。顶部电源轨2131b在垂直方向上在pmos 2120a和nmos 2120b之上提供在顶部垂直接触2111b的上表面上。49.如图4a所示，与如图1a和图1b所示的顶部垂直接触1111a和1111b以及底部垂直接触1110a和1110b相比，顶部垂直接触2111b的高度增加，这使顶部垂直接触2111b的高宽比增大。因此，电阻可能增大，这会导致堆叠半导体器件架构2000的性能劣化。50.参照图4b，根据另一相关实施方式的堆叠半导体器件架构2000'包括mosfet单元，其包括提供在衬底2100的第一水平的pmos 2120a和在pmos 2120a之下提供在衬底2100的第二水平的nmos 2120b。水平互连2112a连接到pmos 2120a。水平互连2112a可以连接到pmos 2120a的外延层。底部垂直接触2110a提供在水平互连2112a的下表面上并向下延伸到nmos 2120b之下的垂直水平。配置为向pmos 2120a供电的底部电源轨2132a提供在底部垂直接触2110a的下表面上。底部电源轨2132a可以提供在pmos 2120a和nmos 2120b之下的垂直水平。底部电源轨2132a可以是掩埋在衬底2100中的掩埋电源轨。51.nmos 2120b连接到水平互连2112b。水平互连2112b可以连接到nmos 2120b的外延层。底部垂直接触2110b连接到水平互连2112b并向下延伸。底部电源轨2132b提供在底部垂直接触2110b的下表面上。底部电源轨2132b可以提供在pmos 2120a和nmos 2120b之下的垂直水平。底部电源轨2132b可以是掩埋在衬底2100中的掩埋电源轨。52.如图4b所示，与如图1a和图1b所示的顶部垂直接触1111a和1111b以及底部垂直接触1110a和1110b相比，底部垂直接触2110a的高度增加。因此，底部垂直接触2110a的高宽比可以增大并且电阻可能增大，导致堆叠半导体器件架构2000'的性能劣化。53.图5a是如图4a所示的堆叠半导体器件架构的剖视图，图5b是如图4b所示的堆叠半导体器件架构的剖视图。54.参照图5a，pmos 2120a提供在衬底2100的第一水平，nmos 2120b在pmos 2120a之下提供在衬底2100的第二水平。pmos 2120a和nmos 2120b之间可以包括电介质材料2101。水平互连2112a连接到pmos 2120a。水平互连2112a可以连接到pmos 2120a的外延层。顶部垂直接触2111a提供在水平互连2112a上并向上延伸到pmos 2120a之上的垂直水平。配置为向pmos 2120a供电的顶部电源轨2131a提供在顶部垂直接触2111a的上表面上。顶部电源轨2131a提供在pmos 2120a和nmos 2120b之上的垂直水平。55.nmos 2120b连接到水平互连2112b。水平互连2112b可以连接到nmos 2120b的外延层。顶部垂直接触2111b提供在水平互连2112b上。顶部电源轨2131b在pmos 2120a之上的垂直水平并且在与相邻的顶部电源轨2131a相同的垂直水平提供在顶部垂直接触2111b的上表面上。56.此外，配置为路由信号的金属层2140可以在相邻的顶部电源轨2131a和2131b之间提供在相同的垂直水平。57.如图5a所示，与图2a和图2b所示的顶部垂直接触1111a和1111b以及底部垂直接触1110a和1110b相比，顶部垂直接触2111b的高度增加。因此，顶部垂直接触2111b的高宽比可以增大并且电阻可能增大，导致堆叠半导体器件架构2000的性能劣化。58.参照图5b，堆叠半导体器件架构2000'包括提供在衬底2100的第一水平的pmos 2120a和在pmos 2120a之下提供在衬底2100的第二水平的nmos 2120b。pmos 2120a和nmos 2120b之间可以包括电介质材料2101。水平互连2112a连接到pmos 2120a。水平互连2112a可以连接到pmos 2120a的外延层。底部垂直接触2110a提供在水平互连2112a的下表面上并向下延伸到nmos 2120b之下的垂直水平。配置为向pmos 2120a供电的底部电源轨2132a提供在底部垂直接触2110a的下表面上。底部电源轨2132a提供在pmos 2120a和nmos 2120b之下的垂直水平。59.nmos 2120b连接到水平互连2112b。水平互连2112b可以连接到nmos 2120b的外延层。底部垂直接触2110b连接到水平互连2112b并向下延伸。底部电源轨2132b提供在底部垂直接触2110b的下表面上。底部电源轨2132b提供在pmos 2120a和nmos 2120b之下的垂直水平。60.此外，配置为路由信号的金属层2140可以提供在pmos 2120a和nmos 2120b之上。61.如图5b所示，与如图2a和图2b所示的顶部垂直接触1111a和1111b以及底部垂直接触1110a和1110b相比，底部垂直接触2110a的高度增加。因此，底部垂直接触2110a的高宽比可以增大并且电阻可能增大，导致堆叠半导体器件架构2000'的性能劣化。62.图6a是如图4a所示的堆叠半导体器件架构的俯视图，图6b是如图4b所示的堆叠半导体器件架构的俯视图。63.如图6a和图6b所示，由于pmos 2120a和nmos 2120b在垂直方向上堆叠为彼此重叠，因此与如图3所示的非堆叠半导体器件架构1000中的mosfet单元的宽度w1相比，堆叠半导体器件架构2000和2000'中的mosfet单元的宽度w2可以减小。因此，半导体器件架构的面积和尺寸可以减小。64.然而，由于垂直接触(诸如例如如图5a所示的顶部垂直接触2111b或如图5b所示的底部垂直接触2110a)的增加的高度，根据相关实施方式，电源连接电阻可能增大，这会导致堆叠半导体器件架构的性能劣化。65.图7示出了根据一示例实施方式的堆叠半导体器件架构。66.参照图7，根据一示例实施方式的堆叠半导体器件架构10包括mosfet单元，其包括提供在衬底100的第一水平的pmos 120a和在pmos 120a之下提供在衬底100的第二水平的nmos 120b。然而，实施方式不限于此。例如，pmos 120a可以提供在第二水平，nmos 120b可以提供在第一水平。67.水平互连112a连接到pmos 120a。水平互连112a可以连接到pmos 120a的外延层。底部垂直接触110a提供在水平互连112a的下表面上并在垂直方向上向下延伸到pmos 120a和nmos 120b之间的水平。然而，实施方式不限于此。例如，底部垂直接触110a可以提供在pmos 120a上，即提供在pmos 120a的下表面上。配置为向pmos 120a供电的中间电源轨133a提供在底部垂直接触110a的下表面上。中间电源轨133a提供在pmos 120a和nmos 120b之间的垂直水平，而不提供在与pmos 120a或nmos 120b相同的垂直水平。68.nmos 120b连接到水平互连112b。水平互连112b可以连接到nmos 120b的外延层。顶部垂直接触111b提供在水平互连112b的上表面上。然而，实施方式不限于此。例如，顶部垂直接触111b可以提供在nmos 120b上。另一中间电源轨133b在pmos 120a和nmos 120b之间的垂直水平提供在顶部垂直接触111b的上表面上。中间电源轨133b提供在pmos 120a和nmos 120b之间的垂直水平，而不提供在与pmos 120a或nmos 120b相同的垂直水平。69.顶部垂直接触111b和底部垂直接触110a可以包括具有相对低的电阻率的金属材料，诸如例如钨、钴和钌。然而，顶部垂直接触111b和底部垂直接触110a的材料不限于此。70.如图7所示，由于中间电源轨133a和133b提供在mosfet单元中包括的pmos 120a和nmos 120b之间的水平，因此顶部垂直接触111b和底部垂直接触110a的高度可以小于如图4a和图4b所示的顶部垂直接触2111b和底部垂直接触2110a的高度。顶部垂直接触111b和底部垂直接触110a的高度可以小于pmos 120a和nmos 120b之间在垂直方向上的距离。例如，顶部垂直接触111b和底部垂直接触110a可以具有小于约50nm的高度。然而，实施方式不限于此。71.此外，由于中间电源轨133a和133b提供在沿垂直方向与pmos 120a和nmos 120b不同的水平，因此与其中电源轨提供在沿垂直方向与pmos 120a或nmos 120b相同的水平的半导体架构相比，可能由电源轨在pmos 120a和nmos 120b上引起的应力可以减小。72.由于中间电源轨133a和133b提供在mosfet单元内并且在沿垂直方向与金属层140不同的水平，因此可以在pmos 120a和nmos 120b之上获得额外空间，用于信号路由的金属层140提供在该额外空间中。这样的额外空间可以有利于金属层140的制造工艺。此外，由于中间电源轨133a和133b提供在相同或相似的垂直水平，因此制造工艺可以更加简化。73.图8a是如图7所示的堆叠半导体器件架构的剖视图。74.如图8a所示，mosfet单元包括提供在衬底100的第一水平的pmos 120a和在pmos 120a之下提供在衬底100的第二水平的nmos 120b。然而，实施方式不限于此。例如，pmos 120a可以提供在第二水平，nmos 120b可以提供在第一水平。电介质层101可以提供在pmos 120a和nmos 120b之间。75.水平互连112a连接到pmos 120a。水平互连112a可以连接到pmos 120a的外延层。底部垂直接触110a提供在水平互连112a的下表面上并向下延伸到pmos 120a和nmos 120b120b之间的水平并且底部电源轨132b提供在nmos 120b之下的垂直水平，因此底部垂直接触110a和110b的高度可以小于如图4a和图4b所示的顶部垂直接触2111b和底部垂直接触2110a的高度。底部垂直接触110a和110b的高度可以小于pmos 120a和nmos 120b之间在垂直方向上的距离。例如，底部垂直接触110a和110b可以具有小于约50nm的高度。然而，实施方式不限于此。87.此外，由于中间电源轨133a和底部电源轨132b提供在沿垂直方向与pmos 120a和nmos 120b不同的水平，因此与其中电源轨提供在沿垂直方向与pmos 120a或nmos 120b相同的水平的半导体架构相比，可能由电源轨在pmos 120a和nmos 120b器件上引起的应力可以减小。88.由于中间电源轨133a提供在pmos 120a和nmos 120b之间并且底部电源轨132b提供在nmos 120b之下，因此可以在pmos 120a和nmos 120b之上获得额外空间，用于信号路由的金属层140提供在该额外空间中。这样的额外空间可以有利于金属层140的制造工艺。89.图10a是如图9所示的堆叠半导体器件架构的剖视图。90.如图10a所示，pmos 120a提供在衬底100的第一水平，nmos 120b提供在衬底100的低于第一水平的第二水平。然而，实施方式不限于此。例如，pmos 120a可以提供在第二水平，nmos 120b可以提供在第一水平。电介质层101可以提供在pmos 120a和nmos 120b之间。91.水平互连112a连接到pmos 120a。水平互连112a可以连接到pmos 120a的外延层。底部垂直接触110a提供在水平互连112a的下表面上并向下延伸到pmos 120a和nmos 120b之间的垂直水平。配置为向pmos 120a供电的中间电源轨133a提供在底部垂直接触110a的下表面上。中间电源轨133a提供在pmos 120a和nmos 120b之间的垂直水平，而不提供在与pmos 120a或nmos 120b相同的垂直水平。92.nmos 120b连接到水平互连112b。水平互连112b可以连接到nmos 120b的外延层并远离nmos 120b在水平方向上延伸。底部垂直接触110b连接到水平互连112b的下表面并向下延伸到nmos 120b之下的垂直水平。配置为向nmos 120b供电的底部电源轨132b提供在底部垂直接触110b的下表面上。底部电源轨132b提供在pmos 120a和nmos 120b之下的垂直水平，而不提供在与pmos 120a或nmos 120b相同的垂直水平。93.此外，配置为路由信号的金属层140可以提供在pmos 120a和nmos 120b之上的垂直水平。94.如图9和图10a所示，底部垂直接触110a和110b的高度小于如图4a和图4b所示的顶部垂直接触2111b的高度和底部垂直接触2110a的高度。例如，底部垂直接触110a和110b的高度可以小于约50nm。然而，实施方式不限于此。95.由于底部垂直接触110a和110b的高度减小，因此电源连接电阻可以减小。此外，由于中间电源轨133a和底部电源轨132b在垂直方向上分别提供在pmos 120a和nmos 120b之间和之下，因此可以在pmos 120a和nmos 120b之上获得额外空间，用于信号路由的金属层140提供在该额外空间中。这样的额外空间可以有利于金属层140的制造工艺。96.图10b示出了如图9所示的堆叠半导体器件架构的俯视图。97.参照图10b，由于pmos 120a和nmos 120b在垂直方向上堆叠，因此与如图3所示的非堆叠半导体器件架构1000中的mosfet单元的宽度w1相比，堆叠半导体器件架构10'中的mosfet单元的宽度w2可以减小。在图10a和图10b中，pmos 120a和nmos 120b被示出为在垂直方向上堆叠为彼此重叠。然而，实施方式不限于此，pmos 120a和nmos 120b可以提供在水平方向上的不同位置，即在水平方向上彼此间隔开。98.图11示出了根据示例实施方式的半导体架构的透视图。99.如图11所示，半导体架构可以包括衬底100和提供在衬底100的第一表面上的堆叠半导体器件架构11。堆叠半导体器件架构11可以结合根据示例实施方式的堆叠半导体器件架构。例如，图8a和图10a可以是沿着图11的线i-i'截取的剖视图。100.衬底100可以是包括例如si衬底、玻璃衬底、蓝宝石衬底等的晶片。然而，实施方式不限于此。如图11所示，衬底100可以是圆形板，但是衬底100的形状不限于此。例如，衬底100可以是四边形板。衬底100可以包括单层或多层。101.图12示出了可结合根据示例实施方式的堆叠半导体器件架构的半导体设备。102.参照图12，根据一示例实施方式的半导体设备或半导体封装200可以包括安装在衬底2100上的处理器2200和半导体器件2300。处理器2200和/或半导体器件2300可以包括在以上示例实施方式中描述的堆叠半导体器件架构中的一个或更多个。103.图13示出了根据一示例实施方式的电子系统的示意性框图。104.参照图13，根据一实施方式的电子系统3000可以包括使用总线3400来执行数据通信的微处理器3100、存储器3200和用户接口3300。微处理器3100可以包括中央处理单元(cpu)或应用处理器(ap)。电子系统3000还可以包括与微处理器3100直接通信的随机存取存储器(ram)3500。微处理器3100和/或ram 3500可以在单个模块或封装中实现。用户接口3300可以用于向电子系统3000输入数据，或从电子系统3000输出数据。例如，用户接口3300可以不受限制地包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(lcd)、微发光器件(led)、有机发光二极管(oled)器件、有源矩阵发光二极管(amoled)器件、打印机、照明设备或各种其他输入/输出设备。存储器3200可以存储微处理器3100的操作代码、由微处理器3100处理的数据或从外部设备接收的数据。存储器3200可以包括存储器控制器、硬盘或固态驱动器(ssd)。105.电子系统3000中的至少微处理器3100、存储器3200和/或ram 3500可以包括如在以上示例实施方式中描述的堆叠半导体器件架构。106.应理解，这里描述的示例实施方式应仅在描述性的意义上而不是出于限制的目的来考虑。对每个示例实施方式内的特征或方面的描述通常应被认为可用于其他实施方式中的其他类似特征或方面。107.虽然已经参照附图描述了示例实施方式，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。108.本技术基于在美国专利商标局于2021年1月18日提交的第63/138,596号美国临时申请以及于2021年4月1日提交的第17/220,643号美国非临时申请并要求其权益，所述申请的公开内容通过引用其全文被结合于此。









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