预看进位加法器、安全加法器及执行预看进位加法的方法与流程 专利技术说明

计算;推算;计数设备的制造及其应用技术1.本发明有关于一种安全加法器，且特别有关于安全预看进位加法器。背景技术：2.加法为许多运算的重要函数，故加法器被广泛地用于信号处理、数据保护等应用中。近年来，加解密应用非常重视如何保护机密信息，以避免运算数据被分析而遭窃取。一般而言，常见且有效的保护机制为互斥或掩膜技术，其利用随机数和加解密演算法内的重要数据(或变数)执行互斥或运算，以完成掩膜保护机制。因此，加解密应用需一种能够执行安全加法运算的安全加法器。3.安全加法运算是指在不移除输入数据的掩膜的情况下，安全加法器能够完成加法运算，且在计算过程中不会泄露输入数据的原始值，并能提供已被掩膜值保护的输出。在应用在加解密操作的各种集成电路或电子产品中，能执行安全加法运算的安全加法器会被大量使用。4.因此，需要一种低制造成本的安全加法器。技术实现要素：5.本发明提供一种预看进位加法器。所述预看进位加法器包括一第一掩膜单元、一第二掩膜单元、一第一互斥或门、一半加法器、一第三掩膜单元、一逻辑电路、一预看进位产生器、以及一第二互斥或门。所述第一掩膜单元根据一第一掩膜值对对应于一第二掩膜值的一第一输入数据执行一第一掩膜运算，以得到一第一已掩膜数据。所述第一掩膜值不同于所述第二掩膜值。所述第二掩膜单元根据所述第二掩膜值对对应于所述第一掩膜值的一第二输入数据执行一第二掩膜运算，以得到一第二已掩膜数据。所述第一互斥或门接收所述第一掩膜值和所述第二掩膜值，以提供一变数。所述半加法器接收所述第一已掩膜数据和所述第二已掩膜数据，以产生一传播值以及一中间产生值。所述第三掩膜单元根据一第三掩膜值对所述传播值执行一第三掩膜运算，以得到一第三已掩膜数据。所述逻辑电路根据所述传播值、所述中间产生值和所述变数而提供一产生值。所述预看进位产生器根据一进位输入、所述产生值和所述传播值而提供一进位输出以及一进位值。所述第二互斥或门接收所述第三已掩膜数据以及所述进位值，以提供一总和输出。6.再者，本发明提供一种安全加法器。所述安全加法器包括一掩膜产生器以及一预看进位加法器。所述掩膜产生器包括一随机数产生器以及一第一掩膜单元。所述随机数产生器随机地产生一第一掩膜值、一第二掩膜值以及一第三掩膜值。所述第一掩膜单元根据所述第一掩膜值对一第一数据执行一第一掩膜运算，以得到一第一已掩膜数据，并根据所述第二掩膜值对一第二数据执行一第二掩膜运算，以得到一第二已掩膜数据。所述第一掩膜值不同于所述第二掩膜值。所述预看进位加法器包括一第二掩膜单元、一第三掩膜单元、一第一互斥或门、一半加法器、一第四掩膜单元、一逻辑电路、一预看进位产生器以及一第二互斥或门。所述第二掩膜单元根据所述第二掩膜值对所述第一已掩膜数据执行一第三掩膜运算，以得到一第三已掩膜数据。所述第三掩膜单元根据所述第一掩膜值对所述第二已掩膜数据执行一第四掩膜运算，以得到一第四已掩膜数据。所述第一互斥或门接收所述第一掩膜值和所述第二掩膜值，以提供一变数。所述半加法器接收所述第三已掩膜数据和所述第四已掩膜数据，以产生一传播值以及一中间产生值。所述第四掩膜单元根据所述第三掩膜值对所述传播值执行一第五掩膜运算，以得到一第五已掩膜数据。所述逻辑电路根据所述传播值、所述中间产生值和所述变数而提供一产生值。所述预看进位产生器根据一进位输入、所述产生值和所述传播值而提供一进位输出以及一进位值。所述第二互斥或门接收所述第五已掩膜数据以及所述进位值，以提供一总和输出。7.再者，本发明提供一种执行预看进位加法的方法。使用一第一掩膜值对对应于一第二掩膜值的一第一输入数据执行一第一掩膜运算，以得到一第一已掩膜数据。使用所述第二掩膜值对对应于所述第一掩膜值的一第二输入数据执行一第二掩膜运算，以得到一第二已掩膜数据，其中所述第一掩膜值不同于所述第二掩膜值。根据所述第一掩膜值和所述第二掩膜值，得到一变数。使用一半加法器，根据所述第一已掩膜数据和所述第二已掩膜数据，得到一中间产生值和一传播值。根据一第三掩膜值对所述传播值执行一第三掩膜运算，以得到一第三已掩膜数据。根据所述传播值、所述中间产生值和所述变数，提供一产生值。通过一预看进位产生器，根据一进位输入、所述产生值和所述传播值而得到一进位输出以及一进位值。根据所述第三已掩膜数据以及所述进位值，得到一总和输出。所述第一掩膜运算、所述第二掩膜运算和所述第三掩膜运算是由不同互斥或门所执行。附图说明8.图1是显示根据本发明一些实施例所述的安全加法器。9.图2是显示根据本发明一些实施例所述的执行预看进位加法的方法，适用于图1的安全预看进位加法器。10.图3是显示根据本发明一些实施例所述的图1的安全预看进位加法器的示范电路图。11.图4是显示根据本发明一些实施例所述的4位预看进位产生器。12.【符号说明】13.10:汇流排14.100:安全加法器15.110:汇流排接口16.120:掩膜产生器17.122:随机数产生器18.124:掩膜单元19.130:选择电路20.131,133,135,137,139:多工器21.140:存储电路22.141,143,145,147,149:暂存器23.150:安全预看进位加法器24.310,312,314:掩膜单元25.320:半加法器26.330,410-440:逻辑电路27.340,400:预看进位产生器28.351-358:互斥或门29.361-362:与门30.cin:进位输入31.cout:进位输出32.c0:输入信号33.c1-c4:输出信号34.ctrl1:控制信号35.d1-d2:中间数据36.d3,x”,y”:已掩膜数据37.g:产生值38.g':中间产生值39.g0-g3:产生信号40.r:变数41.rx,ry,rz:掩膜值42.rx_int,ry_int,rz_int:掩膜值43.rx_ext,ry_ext,rz_ext:掩膜值44.p:传播值45.p':中间传播值46.p0-p3:传播信号47.s210-s260:步骤48.sel:选择信号49.sout:总和输出50.x,y:数据51.x',y':输入数据52.x'_int,y'_int,x'_ext,y'_ext:已掩膜数据具体实施方式53.为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：54.图1是显示根据本发明一些实施例所述的安全加法器100。安全加法器100可实施于集成电路(未显示)中。此外，安全加法器100可在不泄露运算元的情况下完成加法运算，并对输出结果提供掩膜(mask)保护。在一些实施例中，安全加法器100可通过汇流排10与集成电路内的其他电路(未显示)执行数据传送。例如，处理器(未显示)可通过汇流排10提供多个输入数据(或运算元)至安全加法器100以执行加法运算。在一些实施例中，输入数据可以是未被掩膜的原始数据。在一些实施例中，输入数据可以是已被掩膜的数据。此外，在完成加法运算之后，安全加法器100会通过汇流排10提供已掩膜的运算结果至处理器。55.在图1中，安全加法器100包括汇流排接口110、掩膜产生器120、选择电路130、存储电路140以及安全预看进位(secure carry-lookahead adder，简称scla)加法器150。汇流排接口110耦接于汇流排10，并配置以将来自汇流排10的各种输入数据(例如运算元、掩膜值、控制信号等)提供至掩膜产生器120、选择电路130以及安全预看进位加法器150。此外，在完成加法运算之后，汇流排接口110被配置以将来自安全预看进位加法器150的输出数据(例如运算结果)提供至汇流排10。56.掩膜产生器120包括随机数产生器(random number generator，简称rng)122以及掩膜单元124。随机数产生器122会根据来自汇流排接口110的控制信号ctrl1而产生多个随机数，以作为掩膜值rx_int、ry_int与rz_int。值得注意的是，掩膜值rx_int是不同于掩膜值ry_int，即掩膜值rx_int是独立于掩膜值ry_int。此外，掩膜值rz_int可以与掩膜值rx_int和/或掩膜值ry_int相关或不相关。随机数产生器122被配置以提供掩膜值rx_int与ry_int至掩膜单元124，并提供掩膜值rx_int、ry_int与rz_int至选择电路130。在一些实施例中，控制信号ctrl1是由外部电路(即集成电路内的其他电路)通过汇流排10所提供。在一些实施例中，汇流排接口110是根据来自汇流排10的输入数据而产生控制信号ctrl1至掩膜产生器120。此外，掩膜单元124会根据掩膜值rx_int与掩膜值ry_int分别对数据x和数据y执行掩膜运算，以得到已掩膜数据x'_int和已掩膜数据y'_int。一般而言，掩膜运算是表示将多位的数据与多位的掩膜值执行互斥或运算(exclusive-or或xor)，以便将数据中的一部分的位遮掉并提供已掩膜的数据，于是可避免数据被窃取。此外，掩膜单元124也会提供已掩膜数据x'_int和已掩膜数据y'_int至选择电路130。此外，数据x和数据y是由外部电路通过汇流排10所提供。57.选择电路130包括多工器(multiplexer，简称mux)131、133、135、137和139。在此实施例中，多工器131、133、135、137和139是由相同的选择信号sel所控制。在一些实施例中，选择信号sel是由外部电路通过汇流排10所提供。在一些实施例中，汇流排接口110是根据来自汇流排10的输入数据而产生选择信号sel至选择电路130。当选择信号sel具有第一逻辑位准时，选择信号sel会控制多工器131、133、135、137和139将来自汇流排接口110的已掩膜数据x'_ext和y'_ext以及掩膜值rx_ext、ry_ext与rz_ext提供至存储电路140，并存储在对应的暂存器(或存储器)内。掩膜值rx_ext、ry_ext与rz_ext以及已掩膜数据x'_ext和y'_ext是由外部电路通过汇流排10所提供。另一方面，当选择信号sel具有第二逻辑位准时，选择信号sel会控制多工器131、133、135、137和139将来自掩膜产生器120的已掩膜数据x'_int和y'_int以及掩膜值rx_int、ry_int与rz_int提供至存储电路140，并存储在对应的暂存器(或存储器)内。58.对安全加法器100而言，已掩膜数据x'_int和y'_int以及掩膜值rx_int、ry_int与rz_int是内部的掩膜产生器120所产生。如先前所描述，已掩膜数据x'_int的产生是与掩膜值rx_int相关，而已掩膜数据y'_int的产生是与掩膜值ry_int相关。另一方面，对安全加法器100而言，已掩膜数据x'_ext和y'_ext以及掩膜值rx_ext、ry_ext与rz_ext是外部电路所提供。此外，已掩膜数据x'_ext的产生是与掩膜值rx_ext相关，而已掩膜数据y'_ext的产生是与掩膜值ry_ext相关。值得注意的是，掩膜值rx_ext是不同于掩膜值ry_ext，即掩膜值rx_ext是独立于掩膜值ry_ext。此外，掩膜值rz_ext可以与掩膜值rx_ext和/或掩膜值ry_ext相关或不相关。59.存储电路140包括暂存器141、143、145、147和149。暂存器141可存储来自多工器131的已掩膜数据x'_int或是已掩膜数据x'_ext，并作为安全预看进位加法器150的输入数据x'。此外，暂存器143可存储来自多工器133的已掩膜数据y'_int或是已掩膜数据y'_ext，并作为安全预看进位加法器150的输入数据y'。对安全预看进位加法器150而言，输入数据x'和输入数据y'是已被掩膜的数据。再者，暂存器145可存储来自多工器135的掩膜值rx_int或是掩膜值rx_ext，并作为安全预看进位加法器150的掩膜值rx。暂存器147可存储来自多工器137的掩膜值ry_int或是掩膜值ry_ext，并作为安全预看进位加法器150的掩膜值ry。暂存器149可存储来自多工器139的掩膜值rz_int或是掩膜值rz_ext，并作为安全预看进位加法器150的掩膜值rz。接着，安全预看进位加法器150会根据来自存储电路140的输入数据x'和y'、掩膜值rz、ry和rz以及进位输入cin而产生进位输出cout以及总和输出sout。60.图2是显示根据本发明一些实施例所述的执行预看进位加法的方法，适用于图1的安全预看进位加法器150。在一些实施例中，图2的执行预看进位加法的方法可由其他电路(例如处理器)所执行。61.首先，在步骤s210，得到掩膜值rx、ry和rz以及输入数据x'和y'。如先前所描述，输入数据x'是通过使用掩膜值rx对数据x执行掩膜运算(例如xor运算)而得到，如下列算式(1)所显示：[0062][0063]相似地，输入数据y'是通过使用掩膜值ry对数据y执行掩膜运算(例如xor运算)而得到，如下列算式(2)所显示：[0064][0065]再者，掩膜值rz是用来对预看进位加法运算的结果执行掩膜运算，以便对输出提供安全性保护，详细将描述于后。值得注意的是，掩膜值ry不同于掩膜值rx，即数据x和数据y是使用不同掩膜值来执行掩膜运算。[0066]在步骤s220，根据掩膜值rx和掩膜值ry可得到变数r，如下列算式(3)所显示：[0067][0068]如之前所描述，掩膜值ry不同于掩膜值rx，所以变数r不会等于0。此外，根据掩膜值ry对输入数据x'执行掩膜运算(即xor运算)，以便得到已掩膜数据x”，并根据掩膜值rx对输入数据y'执行掩膜运算，以便得到已掩膜数据y”，分别如下列算式(4)和算式(5)所显示：[0069]及[0070][0071]由于xor运算有交换律和结合律的性质，因此根据算式(1)和算式(3)，可将算式(4)改写为算式(6)，使得已掩膜数据x”可通过数据x和变数r执行xor运算而得到，如下列所显示：[0072][0073]相似地，将算式(2)和算式(3)代入算式(5)，于是可通过数据y和变数r执行xor运算而得到已掩膜数据y”，如下列算式(7)所显示：[0074][0075]在步骤s230，根据已掩膜数据x”和已掩膜数据y”，可得到中间传播值(propagate value)p'，如下列算式(8)所显示：[0076][0077]接着，将算式(6)和算式(7)代入算式(8)，可得到中间传播值p'(即)是等于传播值p(即)，如下列算式(9)所显示：[0078][0079]此外，将已掩膜数据x”和已掩膜数据y”执行与(and)运算(“&”)可得到中间产生值g'，如下列算式(10)所显示：[0080]g'＝x”&y”ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ(10)。[0081]在步骤s240，根据and运算以及xor运算之间的分配律(例如在步骤s240，根据and运算以及xor运算之间的分配律(例如)以及算式(6)和(7)，可将算式(10)的and运算分配到最底层运算，如下列算式(11)所显示：[0082][0083]接着，对加法器而言，将数据x与数据y执行and运算可得到产生值g，即g＝x&y。于是，可将算式(11)改写为算式(12)，如下列所显示：[0084][0085]接着，根据and运算以及xor运算之间的分配律，可将算式(12)改写为算式(13)，如下列所显示：[0086][0087]接着，将算式(9)代入算式(13)，可得到算式(14)，如下列所显示：[0088][0089]接着，根据xor运算的结合律以及算式(14)，可根据算式(15)而得到产生值g，如下列所显示：[0090][0091]在步骤s250，根据算式(9)所得到的传播值p、算式(15)所得到的产生值g以及进位输入cin，预看进位产生器可以得到进位输出cout和进位值c。预看进位产生器将描述于后。在一些实施例中，进位输入cin的初始值为0。在一些实施例中，进位输入cin是由外部电路通过汇流排10所提供。[0092]在步骤s260，根据加法器的运算原理，将数据x、数据y以及进位值c执行xor运算可得到总和输出sout，如下列算式(16)所显示：[0093][0094]接着，将总和输出sout和掩膜值rz执行xor运算，以满足在加法运算中输入值和输出值皆有掩膜的条件。于是，可得到已掩膜的总和输出sout，如下列算式(17)所显示：[0095][0096]一般而言，预看进位产生器可根据传播值p、产生值g以及进位输入cin而得到进位输入cout和进位值c，如下列算式(18)所显示：[0097]{cout,c}＝clg(g,p,cin)ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ(18)，[0098]其中clg是表示预看进位产生器(carry-lookahead generator)的函数。于是，将算式(18)代入算式(17)可得到算式(19)，如下列所显示：[0099][0100]接着，将算式(15)的产生值g代入算式(19)可得到算式(20)，如下列所显示：[0101][0102]接着，将算式(9)的传播值p以及中间传播值p'代入算式(20)可得到算式(21)，如下列所显示：[0103][0104]接着，将算式(10)的中间产生值g'代入算式(21)可得到算式(22)，如下列所显示：[0105][0106][0107]于是，根据算式(22)以及算式(3)-算式(5)可得到安全预看进位加法器150的逻辑电路。[0108]图3是显示根据本发明一些实施例所述的图1的安全预看进位加法器150的示范电路图。安全预看进位加法器150包括掩膜单元310、312和314、半加法器320、逻辑电路330、预看进位产生器340以及互斥或(xor)门351和352。[0109]掩膜单元310包括xor门353，其被配置以根据掩膜值ry对输入数据x'执行掩膜运算(即xor运算)，以便得到已掩膜数据x”，如算式(4)所显示。此外，掩膜单元312包括xor门354，其被配置以根据掩膜值rx对输入数据y'执行掩膜运算(即xor运算)，以便得到已掩膜数据y”，如算式(5)所显示。xor门351用以将掩膜值ry和掩膜值rx执行xor运算，以得到变数r，如算式(3)所显示。[0110]半加法器320包括xor门356和与(and)门361。xor门356被配置以接收已掩膜数据x”以及已掩膜数据y”，并输出中间传播值p'，如算式(9)所显示。如先前所描述，中间传播值p'(即)是等于传播值p(即)。此外，and门361被配置以接收已掩膜数据x”以及已掩膜数据y”，并输出中间产生值g'，如算式(10)所显示。[0111]逻辑电路330是根据变数r、中间产生值g'以及中间传播值p'(即传播值p)而提供产生值g。在一些实施例中，逻辑电路330包括xor门357、xor门358以及and门362。xor门357被配置以接收变数r以及中间产生值g'，并输出中间数据d1。and门362被配置以接收变数r以及中间传播值p'(即传播值p)，并输出中间数据d2。此外，xor门358被配置以接收中间数据d1和d2并输出产生值g至预看进位产生器340。于是，预看进位产生器340可以根据传播值p(即中间传播值p')、产生值g以及进位输入cin而得到进位输出cout和进位值c。预看进位产生器340的操作将描述于后。[0112]掩膜单元314包括xor门355，用以根据掩膜值rz对中间传播值p'(即传播值p)执行掩膜运算，以得到已掩膜数据d3。值得注意的是，因为预看进位产生器340的路径延迟较长，所以掩膜值rz会先通过掩膜单元314对中间传播值p'执行掩膜运算。接着，xor门352被配置以接收已掩膜数据d3和进位值c，并提供总和输出sout。[0113]在得到总和输出sout之后，安全预看进位加法器150会提供总和输出sout与进位输出cout至汇流排接口110，以便通过汇流排10提供至其他电路(例如处理器)并进行后续运算。如先前所描述，总和输出sout是已被掩膜的数据。因此，除了提供总和输出sout与进位输出cout之外，安全加法器100会更提供掩膜值rz至其他电路。于是，其他电路可使用掩膜值rz移除总和输出sout的掩膜而得到总和输出sout的原始值。[0114]在图3中，xor门356和xor门355可执行算式(22)中关于的运算。此外，and门361以及xor门357可执行算式(22)中关于的运算。再者，xor门356以及and门362可执行算式(22)中关于的运算。[0115]图4是显示根据本发明一些实施例所述的4位预看进位产生器400，适用于图3的预看进位产生器340。在此实施例中，传播值p是由传播信号(或位)p3、p2、p1和p0所组成的4位数据，即p＝[p3,p2,p1,p0]。产生值g是由产生信号(或位)g3、g2、g1和g0所组成的4位数据，即g＝[g3,g2,g1,g0]。此外，输入信号(或位)c0是由进位输入cin所组成的1位数据，即c0＝cin。根据传播值p、产生值g和进位输入cin，通过预看进位产生器400可执行算式(23)至算式(26)的运算而得到进位输出cout和进位值c。进位值c是由输出信号(或位)c3、c2、c1和c0所组成的4位数据，即c＝[c3,c2,c1,c0]。此外，进位输出cout是由输出信号(或位)c4，即cout＝c4。算式(23)至算式(26)如下列所显示：[0116]c1＝g0|p0&c0ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ(23)；[0117]c2＝g1|p1&g0|p1&p0&c0ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ(24)；[0118]c3＝g2|p2&g1|p2&p1&g0|p2&p1&p0&c0(25)；及[0119]c4＝g3|p3&g2|p3&p2&g1|p3&p2&p1&g0|p3&p2&p1&p0&c0[0120](26)。[0121]如先前所描述，“|”是表示执行或(or)运算，而“&”是表示执行与(and)运算。[0122]预看进位产生器400包括逻辑电路410、420、430和440。逻辑电路410被配置以执行算式(23)的运算，以便根据信号c0、信号g0以及信号p0而产生信号c1。逻辑电路420被配置以执行算式(24)的运算，以便根据信号c0、信号g0和g1以及信号p0和p1而产生信号c2。此外，逻辑电路430被配置以执行算式(25)的运算，以便根据信号c0、信号g0-g2以及信号p0-p2而产生信号c3。逻辑电路440被配置以执行算式(26)的运算，以便根据信号c0、信号g0-g3以及信号p0-p3而产生信号c4。值得注意的是，4位的预看进位产生器400仅是个例子，并非用以限定本发明。更多或更少位的预看进位产生器都可应用在本发明的安全加法器中。此外，预看进位产生器400所产生的进位值c的位数是相同于传播值p和产生值g的位数，以及进位输出cout的位数是一位。[0123]根据本发明实施例，在安全加法器100中，安全预看进位加法器150可对已被掩膜的输入数据执行运算，并对运算结果提供掩膜保护。相对于无法执行安全运算的传统涟波进位加法器，安全预看进位加法器150不需要将输入数据的掩膜移除(即安全预看进位加法器150不会透露输入数据(或运算元)的原始值)，因此可对输入信号提供安全保护。此外，安全预看进位加法器150可使用较少的逻辑单元来完成算式(22)的运算，因此可降低安全加法器的耗电量并减少集成电路的面积，于是降低制造成本。[0124]虽然本发明已以较佳实施例发明如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。









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