一种Nor闪存结构及制作方法

电气元件制品的制造及其应用技术一种nor闪存结构及制作方法技术领域1.本发明属于闪存技术领域，具体涉及一种nor闪存结构及制作方法。背景技术：2.nor闪存是现行市场上一种主要的非易失闪存技术，在半导体技术领域中得到了较为广泛的应用，nor闪存的传输效率很高，在1mb～4mb的小容量时具有很高的成本效益。3.图1为一种现有的nor闪存结构的平面示意图，图2为沿图1中bb方向的剖面示意图。如图1和图2所示，该nor闪存结构中，半导体衬底100包括平行排列的多个隔离区101和由隔离区101限定的有源区(aa)，多个浮栅104在有源区沿第一方向(x方向)和第二方向(y方向)分别呈行和列分布，每个浮栅104连接相邻的两个隔离区101，每个存储单元包括一个浮栅104、设置于该浮栅104表面的极间介质层107、设置于极间介质层107表面的控制栅105以及分别设置于该浮栅104两侧的有源区(aa)中的源极区102和漏极区103。沿浮栅104的第一方向，多个存储单元的控制栅105电接触形成字线108，且字线108被沿第一方向多个存储单元共用。沿浮栅104的第二方向，多个存储单元的漏极区103上形成的漏极区栓塞103a电接触形成位线109，因每个存储单元都要单独连接到位线109，增加了芯片位线数量，相应的降低了存储密度。4.在这种nor闪存的制作工艺中，先在半导体衬底100上形成有源区(aa)、用于形成浮栅104的第一多晶硅材料层以及极间介质层107，然后在极间介质层107的上表面淀积用于制作控制栅105的第二多晶硅材料层，利用光刻以及刻蚀工艺得到控制栅105，然后再以多晶硅控制栅105为基准，经多次自对准(self-aligned gate)刻蚀工艺，实现源漏极直接与栅极对准，形成浮栅104，最后再进行源漏掺杂、金属硅化物制作以及源漏接触窗口(contact，ct)的制作。5.上述nor闪存的制作需要进行多次多晶硅和介质层的淀积，并穿插多次光刻及刻蚀工序，工艺流程较为复杂，生产成本较高。技术实现要素：6.本发明的目的在于克服传统技术中存在的上述问题，提供一种nor闪存结构及制作方法，提高闪存的存储密度，不显著影响闪存的性能，同时优化闪存的制作工艺流程，节约生产成本。7.为实现上述技术目的，达到上述技术效果，本发明是通过以下技术方案实现：8.一种nor闪存结构，包括半导体衬底，所述半导体衬底中形成有分别沿第一方向(x方向)和第二方向(y方向)呈行列排布的隔离区以及位于所述隔离区之间的有源区，所述有源区包括浮栅区、源极区和漏极区，在第一方向上相邻的两个所述隔离区之间并列设置有两个所述浮栅区，所述源极区沿第一方向延伸并分隔沿第二方向排列的所述隔离区，所述漏极区在第一方向上位于并列设置的两个所述隔离区之间，且在第二方向上位于并列设置的两个所述浮栅区之间，所述浮栅区的半导体衬底表面依次形成有沿所述第三方向(z方向)的栅氧化层和浮栅。9.进一步地，如上所述的nor闪存结构中，所述浮栅的上表面和侧表面覆盖有极间介质层，所述极间介质层连续覆盖沿第一方向排列的所述浮栅之间的半导体衬底表面。10.进一步地，如上所述的nor闪存结构中，所述极间介质层为ono结构。11.进一步地，如上所述的nor闪存结构中，在所述半导体衬底上形成刻蚀阻挡层，所述刻蚀阻挡层覆盖所述极间介质层的表面。12.进一步地，如上所述的nor闪存结构中，在所述刻蚀阻挡层上形成第一隔离层，在所述第一隔离层上，开设具有沿所述第三方向的第一贯穿孔，所述第一贯穿孔位于沿第一方向排列的所述浮栅之间，且贯穿所述刻蚀阻挡层，并贯穿至覆盖所述半导体衬底表面和所述浮栅侧表面的极间介质层表面。13.进一步地，如上所述的nor闪存结构中，以导电材料充满所述第一贯穿孔，以充满所述第一贯穿孔中的所述导电材料作为控制栅，所述控制栅与所述第一隔离层上形成的字线电接触，所述字线沿所述第一方向延伸并与所述第一方向上的多个所述控制栅电接触。14.进一步地，如上所述的nor闪存结构中，在所述第一隔离层和所述字线上形成第二隔离层，在所述第二隔离层中，开设具有沿所述第三方向的第二贯穿孔，所述第二贯穿孔贯穿所述第一隔离层并贯穿至所述漏极区内。15.进一步地，如上所述的nor闪存结构中，所述漏极栓塞置于第二贯穿孔内，所述漏极栓塞与所述第二隔离层上形成的位线电接触。16.进一步地，如上所述的nor闪存结构中，所述所述位线沿所述第二方向延伸并与所述第二方向上排列的多个所述漏极栓塞电接触。17.一种nor闪存结构的制作方法，包括如下步骤：18.1)浮栅的制作：先在半导体衬底上形成栅氧化层，后在栅氧化层上沿第三方向淀积较厚的多晶硅层，随后在多晶硅层上刻蚀出分别沿第一方向和第二方向呈行列排布的双注射开口；经掺杂工艺，通过双注射开口将离子注入到半导体衬底中形成源极区和漏极区，同时，将离子注入到多晶硅层中形成导电多晶硅层；最后利用光刻以及刻蚀工艺形成分别沿第一方向和第二方向呈行和列分布的导电多晶硅层，导电多晶硅层为浮栅；19.2)第一贯穿孔的制作：在刻蚀阻挡层上形成第一隔离层，并在沿第一方向排列的浮栅之间形成第一隔离层的开口，刻蚀第一隔离层，并刻蚀至刻蚀阻挡层，其中，利用刻蚀阻挡层保护覆盖半导体衬底表面和浮栅侧表面的极间介质层避免被刻蚀；随后，去除开口露出的刻蚀阻挡层，形成贯穿至极间介质层表面的第一贯穿孔；20.3)控制栅的制作：在半导体衬底上淀积导电材料，导电材料充满第一贯穿孔；去除覆盖于第一隔离层上的导电材料，以充满第一贯穿孔中的导电材料作为控制栅；21.4)字线的制作：在第一隔离层上淀积字线材料层，字线材料层覆盖各个控制栅的上表面；刻蚀字线材料层以形成沿第一方向延伸的多条字线，每条字线与沿第一方向排列的多个控制栅电接触；22.5)第二贯穿孔的制作：在第一隔离层进行刻蚀形成第一贯穿孔的步骤中，同时，还形成第二贯通孔，每个第二贯通孔贯穿至漏极区内；23.6)漏极插栓的制作：在第一贯穿孔内填充导电材料形成控制栅的步骤中，导电材料还填满第二贯通孔，以充满第二贯通孔中的导电材料作为漏极插栓；24.7)位线的制作：在第一隔离层上形成第二隔离层，并在第二隔离层中形成与漏极插栓电接触的导电插栓；在第二隔离层上淀积位线材料层，位线材料层覆盖各个导电插栓的上表面；刻蚀位线材料层以形成沿第二方向延伸的多条位线，每条位线通过导电插栓与沿第二方向排列的多个漏极插栓电接触。25.本发明提供的nor闪存结构与传统nor闪存相比，积极效果包括：26.1、通过削减所述浮栅沿第一方向的长度，相应地减小了沿第一方向相邻所述隔离区间的距离，减少了所述存储单元占用所述有源区的面积，提高了所形成的nor闪存的存储密度。27.2、为减小对闪存的性能的影响，浮栅沿所述第三方向加厚，控制栅采用插栓设计。控制栅置于第一隔离层中的第一贯穿孔内，且通过极间介质层与浮栅侧壁形成耦合，因增加了浮栅沿第三方向的厚度，相应的增大了控制栅与浮栅的耦合面积，提高了控制栅对浮栅耦合系数，所形成的nor闪存的性能相对于现有结构没有明显降低。28.3、极间介质层和控制栅无需专门的光刻工序进行图形化，且控制栅还可以在形成连接漏极区和源极区栓塞的过程中制作，与传统nor闪存结构的制作相比，可以减少材料淀积、光刻以及刻蚀工序的执行次数，优化闪存的制作工艺流程，有助于节约生产成本。29.当然，实施本发明的任一产品并不一定需要同时达到以上的所有优点。附图说明30.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。31.图1为一种现有的nor闪存结构的平面示意图；32.图2为沿图1中bb方向的剖面示意图；33.图3为本发明一实施例的nor闪存结构的平面示意图；34.图4至图7为利用本发明实施例一制作方法制作nor闪存结构的剖面示意图；35.图1和图2中的附图标记说明：36.100-半导体衬底；101-隔离区；102-源极区；103-漏极区；103a-漏极栓塞；104-浮栅；105-控制栅；106-栅氧化层；107-极间介质层；108-字线；109-位线。37.图3至图7中的附图标记说明：38.200-半导体衬底；201-隔离区；202-源极区；202a-源极拴塞；203-漏极区；203a-漏极拴塞；204-浮栅区；204a-浮栅；205-控制栅；206-栅氧化层；207-极间介质层；208-刻蚀阻挡层；209-第一隔离层；209a-第一贯穿孔；210-字线；211-位线。具体实施方式39.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。40.实施例一41.关于nor闪存结构整体布局，如图3和图4所示，半导体衬底中形成有分别沿第一方向(x方向)和第二方向(y方向)呈行列排布的隔离区201以及位于隔离区201之间的有源区(aa)，有源区包括浮栅区204、源极区202和漏极区203，第一方向上相邻的两个隔离区201之间并列设置有两个浮栅区204，源极区202沿第一方向延伸并分隔相邻两行的隔离区201，漏极区203位于并列设置的两个浮栅区204之间，浮栅区204的半导体衬底表面依次形成有沿第三方向(z方向)的栅氧化层206和浮栅204a。42.本实施例中关于nor闪存中存储单元结构特征，如图3所示，在第一方向上，源极区202和漏极区203分别位于浮栅区204的两侧。沿第一方向排列的浮栅区204对应的存储单元可以共用同一个源极区202，即沿第一方向排列的浮栅区204对应的源极区202互连。在第一方向上相邻的两个隔离区201之间并列设置有两个浮栅区204，对应的沿第二方向相邻的两个存储单元可以共用两个浮栅区204之间的漏极区203。43.本实施例中关于形成浮栅的操作步骤，如图3和图4所示，在半导体衬底200上形成栅氧化层206后，在栅氧化层206上沿第三方向淀积较厚的多晶硅层，然后在多晶硅层上刻蚀出分别沿第一方向和第二方向呈行列排布的双注射开口，经掺杂工艺，通过双注射开口将离子注入到至半导体衬底200中形成源极区202和漏极区203，同时，将离子注入至多晶硅层形成导电多晶硅层，最后利用光刻以及刻蚀工艺形成分别沿第一方向和第二方向呈行和列分布的导电多晶硅层，导电多晶硅层为浮栅204a。44.本实施例中关于形成极间介质层的操作步骤，如图4所示，在形成浮栅204a后，在半导体衬底200上形成极间介质层207。极间介质层207连续覆盖在浮栅204a的上表面和侧表面、以及沿第一方向排列的浮栅204a之间的栅氧化层206上表面。其中，栅氧化层206覆盖于半导体衬底200表面。浮栅204a和后续形成的控制栅205可以通过极间介质层207实现阻隔，且控制栅205通过极间介质层207可以与浮栅204a形成耦合。45.本实施例中关于形成及去除刻蚀阻挡层的操作步骤，如图4所示，在形成第一隔离层209之前，在半导体衬底上形成刻蚀阻挡层208，刻蚀阻挡层208覆盖极间介质层207的表面。刻蚀第一隔离层209的工艺可以停止于刻蚀阻挡层208表面，避免刻蚀第一隔离层209时损伤极间介质层207引起漏电和短路，以提高nor闪存的性能。在刻蚀去除开口露出的刻蚀阻挡层208时，可以使用低氟碳比的氟碳化合物作为刻蚀气体。使用低氟碳比的氟碳化合物作为刻蚀气体有利于提高刻蚀选择性，能够有效保护浮栅204a侧壁上的极间介质层207，同时也能较好地刻蚀高深宽比开口的底部。氟碳化合物例如可以是c2h2f4、c4f8、c4f6、c5f8等。46.本实施例中关于形成第一贯穿孔的操作步骤，如图5和图7所示，在极间介质层207上形成第一隔离层209，并在第一隔离层209中沿第三方向开设第一贯穿孔209a，第一贯穿孔209a位于沿第一方向相邻的两个浮栅204a之间，且露出覆盖于栅氧化层206表面和浮栅204a侧表面的极间介质层207。47.本实施例中关于控制栅的制作步骤，如图7所示，在第一贯穿孔209a内填充导电材料而形成控制栅205的步骤可以包括：在第一隔离层209上淀积导电材料，在淀积导电材料过程中，导电材料填满第一贯穿孔209a；再去除覆盖于第一隔离层209上的导电材料，以第一贯穿孔209a中的导电材料作为控制栅205。其中，导电材料可以通过化学气相淀积(chemical vapor deposition，cvd)工艺淀积在第一隔离层209上；其中，覆盖于第一隔离层209上的导电材料可以采用化学机械研磨工艺(chemical mechanical polishing，cmp)去除，研磨至第一隔离层209的上表面与所形成的控制栅205的上表面齐平。48.本实施例中关于漏极插栓和源极插栓的制作步骤，如图3和图7所示，在刻蚀形成第一贯穿孔209a的步骤中，还可以在第一隔离层209中形成第二贯通孔和第三贯通孔，每一个第二贯通孔贯穿至一个漏极区203，每一个第三贯通孔贯穿至一个源极区202；并且，在第一贯穿孔209a内填充导电材料而形成控制栅205的步骤中，导电材料还可以填满第二贯通孔和第三贯通孔，以第二贯通孔中的导电材料作为漏极插栓203a，漏极插栓203a与漏极区203电接触，以第三贯通孔中的导电材料作为源极插栓202a，源极插栓202a与源极区202电接触。第一贯穿孔、第二贯通孔和第三贯通孔可以通过公开的自对准接触孔(self-aligned contact，sac)工艺形成。49.本实施例中关于漏极插栓和源极插栓的结构特征，如图3所示，在第一方向上，漏极区203位于并列设置的两个浮栅区204之间，由于漏极区203被隔离区201隔断，因此每一个漏极区203上都需要单独形成一个漏极插栓203a；沿第一方向排列的多个浮栅区204可以共用一个源极区202，因而该源极区202上可以仅形成一个源极插栓202a，也可以形成多个源极插栓202a以方便进行控制。50.本实施例中关于字线的制作步骤，如图3所示，在第一隔离层209上淀积字线材料层，字线材料层覆盖各个控制栅205的上表面；然后，刻蚀字线材料层以形成多条沿第一方向延伸的字线210，每条字线210与沿第一方向排列的多个控制栅205电接触。51.本实施例中关于位线的制作步骤，如图3所示，在形成字线210后，在第一隔离层209上形成第二隔离层，并在第二隔离层中形成与漏极插栓203a电接触的导电插栓；然后在第二隔离层上淀积位线材料层，位线材料层覆盖各个导电插栓的上表面；再刻蚀位线材料层以形成多条沿第二方向延伸的位线211，每条位线211通过导电插栓与沿第二方向排列的多个漏极插栓203a电接触。第二隔离层与第一隔离层209的材料可以都为通过化学气相淀积工艺(cvd)形成的氧化硅层。52.通过对现有的nor闪存结构和本实施例的nor闪存结构进行了存储密度的计算，与现有的nor闪存结构的存储密度相比，在半导体衬底为相同设计尺寸的条件下，本实施例的nor闪存结构的存储密度增加了4.2％；对现有的nor闪存结构和本实施例的nor闪存结构进行耦合率(coupling ratio)计算，现有的nor闪存结构的耦合率约为72％，本实施例的nor闪存结构的耦合率为68.9％，两者相差不大。也就是说，与传统的nor闪存结构相比，本实施例的nor闪存结构的存储密度更大，而功能差别不大。53.本实施例的nor闪存结构中，通过削减浮栅204a沿第一方向的长度，减少了存储单元占用有源区的面积，提高了本实施例的nor闪存的存储密度；同时，为减小对nor闪存的性能的影响，浮栅204a沿第三方向加厚，控制栅205采用插栓设计。控制栅205置于第一隔离层209中的第一贯穿孔209a内，且通过极间介质层207与浮栅204a侧壁形成耦合，因增加了浮栅204a沿第三方向的厚度，提高了控制栅205对浮栅204a的耦合系数，所形成的nor闪存的性能相对于现有的nor闪存结构没有明显降低；并且，极间介质层207和控制栅205无需专门的光刻工序进行图形化，控制栅205还可以在形成漏极栓塞203a和源极栓塞202a的过程中制作，与传统nor闪存结构的制作相比，可以减少材料淀积、光刻以及刻蚀工序的执行次数，优化闪存的制作工艺流程，有助于节约生产成本。54.实施例二55.本实施例提供一种nor闪存结构，nor闪存结构可以利用实施例一中nor闪存结构的制作方法制作得到，其结构特点需结合图示作进一步说明：56.如图3和图7所示，控制栅205的侧壁与浮栅204a的侧壁在第三方向上为平行对应关系，即控制栅205在第一方向的长度近似于隔离区201的宽度，因浮栅204a沿第三方向的厚度增加了，相应的增大了控制栅与浮栅的耦合面积；在第一方向上，因削减了浮栅204a的长度，相应的减小了沿第一方向相邻隔离区201间的距离，减少了存储单元占用有源区的面积，提高了所形成的nor闪存的存储密度。57.实施例三58.如图6和图7所示，nor闪存结构还可以包括刻蚀阻挡层208，刻蚀阻挡层208位于第一隔离层209与极间介质层207之间，第一贯穿孔209a贯穿刻蚀阻挡层208。刻蚀阻挡层208可以在刻蚀第一隔离层209时保护极间介质层207。刻蚀阻挡层的材料可以为氮化硅或氮氧化硅，其厚度可以为34nm～42nm。59.本实施例中，栅氧化层206可以为氧化硅层，浮栅204a的材料可以为掺杂多晶硅。极间介质层207可以为ono(oxide-nitride-oxide)结构，极间介质层207的中间物质为氮化硅材料，氮化硅材料可以作为存储电荷的电荷势阱，极间介质层207上下两层物质为二氧化硅材料，以防止击穿二氧化硅材料的厚度不小于为5nm。60.第一隔离层209可以为氧化硅层。第一隔离层209还可以具有沿第三方向开设的第二贯通孔，每个第二贯通孔贯穿至漏极区203。而且，第一隔离层209还可以具有沿第三方向开设的第三贯通孔，第三贯通孔贯穿至源极区202。61.实施例四62.nor闪存结构还可以包括源极插栓202a和漏极插栓203a，源极插栓202a设置于第三贯通孔内，漏极插栓203a设置于第二贯通孔内。如图3所示，沿第一方向排列的多个浮栅区204可以共用一个源极区202，该源极区202上可以仅设置一个源极插栓202a，也可以设置多个源极插栓202a以便控制；漏极区间203被隔离区201隔断，每一个漏极区203上均设置一个漏极插栓203a。63.本实施例中，控制栅205的上表面与第一隔离层209的上表面可以齐平。控制栅205的材料可以为金属、金属氧化物、金属氮化物及掺杂多晶硅中的至少一种。例如，若控制栅205的材料为金属，控制栅205的材料可以为钨、铜、钌、钴、铬、铁、钯、钼、钽、锰、钒、金、银或铌等。源极插栓202a和漏极插栓203a的材料可以与控制栅205的材料相同，以便于在同一工序中同时制作控制栅205、源极插栓202a和漏极插栓203a，有助于简化闪存的制作工艺，节约生产成本。64.如图3所示，nor闪存的一个存储单元包括一浮栅区204、一控制栅205以及分别位于浮栅区204两侧的源极区(source，s)和漏极区(drain，d)，源极区202和漏极区203可以通过在半导体衬底上进行离子注入形成。沿第一方向排列的多个存储单元可以共用同一源极区，且源极区上形成有源极插栓202a，每个存储单元的漏极区上均形成有漏极插栓203a，通过源极插栓202a和漏极插栓203a可以分别控制源极区202和漏极区203。65.实施例五66.为了控制nor闪存，nor闪存结构还可以包括多条字线(word line)210。具体的，如图3所示，字线210可以设置于第一隔离层209上并沿第一方向延伸，字线210与沿第一方向排列的的多个控制栅205电接触。67.实施例六68.nor闪存结构还可以包括第二隔离层和位线(bit line)211，第二隔离层设置于第一隔离层209上，第二隔离层中形成有与漏极插栓203a电接触的导通插栓；位线211可以设置于第二隔离层上并沿第二方向延伸，位线211与沿第二方向排列的多个导通插栓电接触。源极插栓202a可以与其他导线电接触，以便可以通过导线与源极插栓202a对源极区202进行操作。69.在对存储单元进行写(write)操作时，源极区202通过源极插栓202a接地，并通过字线210和漏极插栓203a向控制栅205和漏极区203施加适当的正电压，可以通过热电子注入(hot electron injection，che)方式向浮栅204a注入电子，电荷会在浮栅204a中累积，即实现了存储单元的数据写入；在对存储单元进行擦除(erase)操作时，漏极区203通过漏极插栓203a形成开路，控制栅205通过字线210接地，并通过源极插栓202a向源极区202施加适当的正电压，可以通过f-n隧道效应(fowler nordheim tunneling)将浮栅204a中的电子拉到源极区202中，即实现了浮栅204a的电子擦除(数据擦除)；在对存储单元进行数据读(read)操作时，源极区202通过源极插栓202a接地，通过字线210向控制栅205施加较小的电压或者不施加电压，通过与位线211电接触的漏极插栓203a向漏极区203施加适当的正电压，若浮栅204a中存在电子，则会在源极区202和漏极区203之间形成带正电的空间电荷区，空间电荷区为源极区202和漏极区203间的导电通道，通过与位线211电接触的漏极插栓203a可以从漏极区203读到“0”，若浮栅204a中没有电子，源极区202和漏极区203之间的导电通道消失，可以从漏极区203读到“1”，即实现了存储单元的读取。70.以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。









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