用于半导体装置的竖直分离的存储节点和存取装置的制作方法

电气元件制品的制造及其应用技术1.本公开大体上涉及存储器装置，且更确切地说涉及具有竖直分离的存储节点和存取 装置的三维存储器。背景技术：2.存储器通常实施于例如计算机、蜂窝电话、手持式装置等的电子系统中。存在许多 不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可需要电力来维持其 数据，且可包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取 存储器(sram)和同步动态随机存取存储器(sdram)。非易失性存储器可通过在未供电 时保持所存储数据来提供持久性数据，且可包含nand快闪存储器、nor快闪存储器、 氮化物只读存储器(nrom)、相变存储器(例如，相变随机存取存储器)、电阻式存储器(例 如，电阻式随机存取存储器)、交叉点存储器、铁电随机存取存储器(feram)或类似物。3.随着设计规则缩减，更少的半导体空间可用于制造包含dram阵列的存储器。用 于dram的相应存储器单元可包含具有通过由沟道区分离的第一和第二源极/漏极区的 存取装置，例如晶体管。栅极可与沟道区相对且由栅极电介质与沟道区分离。例如字线 的存取线电连接到存取装置的栅极。dram单元可包含通过存取装置耦合到数字线的存 储节点，例如电容器单元。可通过激活其栅极耦合到的存取线而启用(例如选择单元)存 取装置。电容器可存储对应于相应单元的数据值(例如，逻辑“1”或“0”)的电荷。技术实现要素：4.根据本公开的方面，提供一种三维存储器装置。三维存储器装置具有竖直分离的存 储节点和存取装置，存储器装置包括：竖直堆叠的存储器单元的阵列，竖直堆叠的存储 器单元的阵列包括：水平定向的存取装置，其各自分别具有由沟道区分离的第一源极/ 漏极区和第二源极/漏极区，和与沟道区相对且由栅极电介质与其分离的栅极；存取线， 其耦合到栅极且由栅极电介质与沟道区分离；水平定向的存储节点，其电耦合到存取装 置的相应第二源极/漏极区，其中水平定向的存储节点分别竖直地与水平定向的存取装置 分离，且第二源极/漏极区的水平表面提供与存储节点的界面；以及数字线，其电耦合到 水平定向的存取装置的第二源极/漏极区。5.根据本公开的另一方面，提供一种用于形成竖直堆叠的存储器单元的阵列的方法。 竖直堆叠的存储器单元的阵列具有竖直分离的存储节点和存取装置，所述方法包括：形 成第一竖直层的存储节点，其中每个存储节点对应于相应存储器单元；形成第一竖直层 的存取装置，其中每个存取装置包括相应第一源极/漏极区、相应第二源极/漏极和相应 沟道区，且每个存取装置对应于相应存储节点，其中存取装置竖直地与第一竖直层中的 相应存储节点分离，且相应第二源极/漏极区的相应水平表面提供与存储节点的相应界 面。6.根据本公开的又一方面，提供一种用于形成竖直堆叠的存储器单元的阵列的方法。 竖直堆叠的存储器单元的阵列具有竖直分离的存储节点和存取装置，所述方法包括：形 成竖直堆叠的第一牺牲材料；在竖直堆叠的第一牺牲材料上形成第二牺牲材料；其中第 一牺牲材料不同于第二牺牲材料；选择性地蚀刻第一牺牲材料以在竖直堆叠中形成第一 水平开口；在竖直堆叠中的第一水平开口中形成存储节点；选择性地蚀刻第二牺牲材料 以在竖直堆叠中形成第二水平开口；在第二水平开口中形成水平定向的存取装置，其中 水平定向的存取装置包括第一源极/漏极区、沟道区和具有水平表面的第二源极/漏极区， 所述水平表面提供与存储节点的界面。附图说明7.图1a为根据本公开的数个实施例的设备的图。8.图1b为说明根据本公开的数个实施例的三维(3d)半导体存储器装置的部分的透视 图。9.图1c为说明根据本公开的数个实施例的竖直三维(3d)存储器单元中的三节点存取 装置的部分的透视图。10.图2a为根据本公开的数个实施例的设备的图。11.图2b说明展示根据本公开的一些实施例的三维(3d)半导体存储器装置的透视图。12.图3说明根据本公开的一些实施例的竖直堆叠的存储器单元阵列的单位单元的部 分。13.图4说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的视 图。14.图5a说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。15.图5b为沿着图5a中的切割线a-a'截取的展示在半导体制造工艺中的特定时间处 的半导体结构的另一视图的横截面视图。16.图6a说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。17.图6b说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。18.图6c说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。19.图6d说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。20.图7说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的视 图。21.图8为根据本公开的数个实施例的设备的框图。具体实施方式22.本公开的实施例描述具有水平定向的存取装置和水平定向的存储节点的三维存储 器，其中水平定向的存储节点竖直地与水平定向的存取装置分离。水平定向的存取装置 包含由沟道区分离的第一源极/漏极区和第二源极/漏极区。本公开的实施例规定：第二 源第三方向(d3)111上)延伸的导电图案，例如金属线。一个子单元阵列(例如101-2)中的 数字线可在第一方向(d1)109上彼此间隔开。28.存储器单元(例如存储器单元110)的栅极可连接到存取线(例如107-2)，且存储器单 元110的存取装置(例如晶体管)的第一导电节点(例如第一源极/漏极区)可连接到数字线 (例如103-2)。存储器单元中的每一个(例如存储器单元110)可连接到存储节点，例如电 容器。存储器单元110的存取装置(例如晶体管)的第二导电节点(例如第二源极/漏极区) 可连接到存储节点。虽然本文中使用第一和第二源极/漏极区参考来标示两个分离且不同 的源极/漏极区，但并不希望被称为“第一”和/或“第二”源极/漏极区的源极/漏极区具 有某一唯一含义。仅希望源极/漏极区中的一个连接到数字线，例如103-2，且另一个可 连接到存储节点。29.图1b说明展示根据本公开的一些实施例的三维(3d)半导体存储器装置，例如图1a 中所展示的子单元阵列101-2的一部分作为阵列中的竖直定向的存储器单元堆叠的透视 图。30.如图1b所展示，衬底100可具有形成于其上的数个子单元阵列，例如101-2，与图 1a结合描述。举例来说，衬底100可为或包含硅衬底、锗衬底或硅锗衬底等。然而， 实施例不限于这些实例。31.如图1b的实例实施例中所展示，衬底100可具有可制造于其上的在例如第三方向 (d3)111的竖直方向上延伸的竖直定向的存储器单元(例如图1a中的存储器单元110)堆 叠。根据一些实施例，竖直定向的存储器单元堆叠可制造为使得每个存储器单元(例如图 1a中的存储器单元110)形成于多个竖直层级上，例如第一层级113-1(l1)、第二层级 113-2(l2)和第三层级113-p(l3)。虽然图1a实施例所说明的三个层级不受限制，但例 如可利用多于三个或少于三个竖直层级。可沿竖直方向(例如图1a中所展示的第三方向 (d3)111)布置(例如“堆叠”)重复性竖直层级l1、l2和l3，且可通过绝缘体材料120 与衬底100分离。重复性竖直层级l1、l2和l3中的每一个可包含水平定向的存取装置 130(例如晶体管)和存储节点的多个离散组件(例如区)，包含存取线107-1、107-2、……、 107-q连接件和数字线103-1、103-2、……、103-q连接件。水平定向的存取装置130 的多个离散组件可形成于每个层级内的竖直重复性层的多个迭代中。32.水平定向的存取装置130可包含由沟道区125分离第一源极/漏极区121和第二源极 /漏极区123，在第二方向(d2)105上横向地延伸，且形成于存取装置的主体中。在一些 实施例中，沟道区125可包含硅、锗、硅锗和/或氧化铟镓锌(igzo)。在一些实施例中， 第一源极/漏极区121和第二源极/漏极区123可包含形成于存取装置的p型掺杂主体中 以形成n型导电性晶体管的n型掺杂剂区。在一些实施例中，第一源极/漏极区121和第 二源极/漏极区123可包含形成于存取装置的n型掺杂主体内以形成p型导电性晶体管的 p型掺杂剂。借助于实例但不作为限制，n型掺杂剂可包含磷(p)原子，且p型掺杂剂可 包含形成于多晶硅半导体材料的相对掺杂主体区中的硼(b)原子。然而，实施例不限于这 些实例。33.存储节点127(例如电容器)可连接到存取装置的一个相应端。如图1b中所展示，存 储节点127可连接到存取装置的第二源极/漏极区123。如先前所提及且如图1b中所展 示，水平定向的存储节点竖直地与水平定向的存取装置分离，如本文中进一步所论述。 存储节点可为或包含能够存储数据的存储器元件。存储节点中的每一个可为使用电容 器、磁性穿等。类似地，竖直延伸的数字线中的第二个(例如103-2)可邻近于第一层级(l1)113-1中 的水平定向的存取装置130中的第二个的第一源极/漏极区121的侧壁，在第一方向(d1) 109上与第一层级(l1)113-1中的水平定向的存取装置130中的第一个间隔开。且，竖直 延伸的数字线中的第二个(例如103-2)可邻近于第二层级(l2)113-2中的横向定向的存取 装置130中的第二个的第一源极/漏极区121的侧壁，和第三层级(l3)113-p中的水平定 向的存取装置130中的第二个的第一源极/漏极区121的侧壁等。实施例不限于特定数目 的层级。竖直延伸的数字线103-1、103-2、……、103-q可包含导电材料，例如掺杂半 导体材料、导电金属氮化物、金属和/或金属-半导体化合物中的一种。38.一或多个实施例包含导电主体接触区。如图1b中所展示，导电主体接触区可形成 为在第一方向(d1)109上沿着衬底100上方的每个层级(l1)113-1、(l2)113-2和(l3) 113-p中的水平定向的存取装置130(例如晶体管)的端表面延伸。主体接触区可连接到每 个存储器单元中的水平定向的存取装置130的主体，例如主体区。主体接触区可包含导 电材料，例如掺杂半导体材料、导电金属氮化物、金属和/或金属-半导体化合物中的一 种。39.尽管图1b中未展示，但绝缘材料可填充竖直堆叠的存储器单元阵列中的其它空间。 举例来说，绝缘材料可包含氧化硅材料、氮化硅材料和/或氮氧化硅材料等中的一或多种。 然而，实施例不限于这些实例。40.图1c为说明根据本公开的数个实施例的竖直三维(3d)存储器单元中的三节点存取 装置的部分的透视图。如所提及，实施例规定：存取装置130包含第一源极/漏极区121、 沟道区125和第二源极/漏极区123。41.如图1c中所展示，第一源极/漏极区121、沟道区125和第二源极/漏极区123中的 每一个可表示为长方体，例如矩形棱镜。第一源极/漏极区121具有水平长度106，沟道 区125具有水平长度108，且第二源极/漏极区123具有水平长度102。第一源极/漏极区 121、沟道区125和第二源极/漏极区123各自具有水平长度102、竖直高度112。第一源 极/漏极区121、沟道区125和第二源极/漏极区123各自具有水平长度102、宽度116。 水平长度106、水平长度108、水平长度102、竖直高度112和宽度116可各自具有用于 各种应用的不同值。42.数个实施例规定：第二源极/漏极区123的水平长度102大于第一源极/漏极区121 的水平长度106。举例来说，水平长度102可为比水平长度106大5％、10％、25％、50％、 100％或200％以及其它值。实施例不限于这些值。43.数个实施例规定：第一源极/漏极区121的水平长度106大于竖直高度112。举例来 说，水平长度106可比竖直高度112大5％、10％、25％、50％、100％或200％以及其它 值。实施例不限于这些值。44.数个实施例规定：宽度116等于或大于竖直高度112。举例来说，宽度116可比竖 直高度112大5％、10％、25％、50％、100％或200％以及其它值。实施例不限于这些值。45.第二源极/漏极区123、第一源极/漏极区121和沟道区125可各自视为包括六个相应 表面例如受限于六个相应表面。六个表面包含两个水平表面和四个竖直表面。水平表面 形成于d1 109和d2 105平面中。竖直表面形成于d3 111和d1 109平面或d3 111和 d2 105平面中。46.如图1c中所展示，第二源极/漏极区123包括竖直表面115。虽然图1c中未展示， 但第二源极/漏极区123还包括在第二源极/漏极区123和沟道区125的界面处的类似于 竖直表面115的竖直表面。如图1c中所展示，第二源极/漏极区123包括竖直表面117。 虽然图1c中未展示，但第二源极/漏极区123还包括类似于竖直表面117的竖直表面， 所述竖直表面横切第二源极/漏极区123到竖直表面117。如图1c中所展示，第二源极/ 漏极区123包括水平表面118。虽然图1c中未展示，但第二源极/漏极区123还包括类 似于水平表面118的水平表面，所述水平表面横切第二源极/漏极区123到水平表面118。47.虽然图1c中未展示，但沟道区125包括两个类似于竖直表面115的竖直表面，第 一竖直表面位于第二源极/漏极区123和沟道区125的界面处，且第二竖直表面位于沟道 区125和第一源极/漏极区121的界面处。如图1c中所展示，沟道区125包括竖直表面 128。虽然图1c中未展示，但沟道区125还包括类似于竖直表面128的竖直表面，所述 竖直表面横切沟道区125到竖直表面128。如图1c中所展示，沟道区125包括水平表 面129。虽然图1c中未展示，但沟道区125还包括类似于水平表面129的水平表面， 所述水平表面横切沟道区125到水平表面129。48.虽然图1c中未展示，但第一源极/漏极区121包括两个类似于竖直表面115的竖直 表面，第一竖直表面位于第一源极/漏极区121和沟道区125的界面处，且第二竖直表面 横切第一源极/漏极区到第一竖直表面。如图1c中所展示，第一源极/漏极区121包括竖 直表面131。虽然图1c中未展示，但第一源极/漏极区121还包括类似于竖直表面131 的竖直表面，所述竖直表面横切第一源极/漏极区121到竖直表面131。如图1c中所展 示，第一源极/漏极区121包括水平表面133。虽然图1c中未展示，但第一源极/漏极区 121还包括类似于水平表面133的水平表面，所述水平表面横切第一源极/漏极区121到 水平表面133。49.本公开的实施例规定：水平表面118以及类似于水平表面118的水平表面具有比竖 直表面115的面积更大的面积，所述水平表面横切第二源极/漏极区123到水平表面118。 举例来说，水平表面面积(例如水平表面118的表面)可比竖直表面115的表面面积大5％、 10％、25％、50％、100％或200％以及其它值。实施例不限于这些值。换句话说，实施例 规定：水平长度102和宽度116的乘积大于竖直高度112和宽度116的乘积。50.本公开的一或多个实施例规定：水平表面118以及类似于水平表面118的水平表面 具有比横切第一源极/漏极区121的水平表面133的面积更大的面积，所述水平表面横切 第二源极/漏极区123到水平表面118。举例来说，水平表面面积(例如水平表面118的表 面)可比水平表面133的表面面积大5％、10％、25％、50％、100％或200％以及其它值。 实施例不限于这些值。换句话说，一或多个实施例规定：水平长度102和宽度116的乘 积大于水平长度106和宽度116的乘积。51.本公开的一或多个实施例规定：第二源极/漏极区123的体积大于第一源极/漏极区 121的体积。举例来说，第二源极/漏极区123的体积可比第一源极/漏极区121的体积大 5％、10％、25％、50％、100％或200％以及其它值。实施例不限于这些值。换句话说， 一或多个实施例规定：水平长度102、竖直高度112和宽度116的乘积大于水平长度106、 竖直高度112和宽度116的乘积。52.如图1c中所展示，存取装置130竖直地与存储节点127分离，例如存储节点127 竖直地在存取装置130下方。如本文中所使用，当参考存取装置相对于存储节点的实体 位置时，“竖直地分离”指示从存取装置130的任何竖直表面延伸的任何法线将不与存 储节点127相交。举例来说，法线66延伸远离竖直表面115且不与存储节点127相交； 类似地，法线2)。 存储器单元中的每一个可连接到存储节点。存储器单元210的存取装置的第二导电节点 (例如第二源极/漏极区)可连接到存储节点。存储节点(例如电容器)可由铁电材料和/或介 电材料形成，例如氧化锆(zro2)、氧化铪(hfo2)、氧化镧(la2o3)、锆钛酸铅(pzt， pb[zr(x)ti(1-x)]o3)、钛酸钡(batio3)、氧化铝(例如al2o3)、这些具有或不具有掺杂剂的 组合或其它合适的材料。如根据图1c所论述，存取装置竖直地与存储节点分离。[0060]虽然本文中使用第一和第二源极/漏极区参考来标示两个分离且不同的源极/漏极 区，但并不希望被称为“第一”和/或“第二”源极/漏极区的源极/漏极区具有某一唯一 含义。仅希望源极/漏极区中的一个连接到数字线，例如203-2，且另一个可连接到存储 节点。[0061]图2b说明展示根据本公开的一些实施例的三维(3d)半导体存储器装置的透视图。 图3说明展示3d半导体存储器装置的单位单元的透视图。[0062]如图2b中所展示，衬底200可具有形成于其上的多个子单元阵列中的一个。如图 2b的实施例中所展示，衬底200可具有制造于其上的在竖直方向(例如第三方向(d3)211) 上延伸的竖直定向的存储器单元堆叠。根据一些实施例，可制造竖直定向的存储器单元 堆叠，使得每个存储器单元(例如如图1c中所展示)形成于多个竖直层级上，例如第一层 级(l1)、第二层级(l2)和第三层级(l3)。可在竖直方向(例如第三方向(d3)211)上布置(例 如堆叠)重复性竖直层级l1、l2和l3，且可由绝缘体材料220与衬底200分离。重复 性竖直层级l1、l2和l3中的每一个可包含水平定向的存取装置230和存储节点的多个 离散组件，包含存取线207-1、207-2、…、207-q连接件和数字线203-1、203-2、…、 203-q连接件。如本文中，水平(即，横向地)定向的存取装置230的多个离散组件可形 成于每个层级内的竖直重复性层的多个迭代中。[0063]水平定向的存取装置230的多个离散组件可包含由沟道区225分离的第一源极/漏极 区221和第二源极/漏极区223，在第二方向(d2)205上横向地延伸，且形成于存取装置 的主体中。在一些实施例中，沟道区225可包含硅、锗、硅锗和/或氧化铟镓锌(igzo)。 在一些实施例中，第一源极/漏极区221和第二源极/漏极区223可包含形成于存取装置 的p型掺杂主体中以形成n型导电性晶体管的n型掺杂剂区。在一些实施例中，第一源 极/漏极区221和第二源极/漏极区223可包含形成于存取装置的n型掺杂主体内以形成p 型导电性晶体管的p型掺杂剂。借助于实例但不作为限制，n型掺杂剂可包含磷(p)原子， 且p型掺杂剂可包含形成于多晶硅半导体材料的相对掺杂主体区中的硼(b)原子。然而， 实施例不限于这些实例。[0064]如先前论述，第二源极/漏极区223包含提供具有存储节点227的界面的水平表面。 如图2b中所展示，存储节点227可连接到存取装置的第二源极/漏极区223，例如第二 源极/漏极区223可直接接触存储节点227。存储节点中的每一个可为使用电容器、磁性 穿隧接面图案和/或包含相变材料的可变电阻主体等中的一个的存储器元件。然而，实施 例不限于这些实例。[0065]如图2b中所展示，多个水平定向的数字线203-1、203-2、…、203-q在例如类似于 图2a中的第一方向(d1)209的第一方向(d1)209上延伸。多个水平定向的数字线203-1、 203-2、…、203-q可沿着第三方向(d3)211布置(例如堆叠)。多个水平定向的数字线203-1、 203-2、…、203-q可包含导电材料。举例来说，导电材料可包含掺杂半导体(例如掺杂 硅、掺杂锗等)、导电金属氮化物(例如氮化钛、氮化钽等)、金属(例如钨(w)、钛(ti)、 钽(ta)、钌(ru)、钴(co)、钼(mo)等)和/或金属-半导体化合物(例如硅化钨、硅化钴、硅 化钛等)中的一或多种。然而，实施例不限于这些实例。[0066]在竖直层级(l1)213-1、(l2)213-2和(l3)213-p中的每一个中，水平定向的存储器 单元可在第一方向(d1)209上水平地彼此间隔开。然而，如下文结合图4等更详细地描 述，横向定向的存取装置230的多个离散组件，例如通过在第二方向(d2)205上横向延 伸的沟道区225分离的第一源极/漏极区221和第二源极/漏极区223，和在第一方向(d1) 209上横向延伸的多个水平定向的数字线203-1、203-2、…、203-q可形成于每个层级 内的不同竖直层内。举例来说，在第一方向(d1)209上延伸的多个水平定向的数字线 203-1、203-2、…、203-q可安置于第一源极/漏极区221的顶部表面上且与所述顶部表 面电接触，且正交于在第二方向(d2)205上横向延伸的横向定向的存取装置230。在一 些实施例中，在第一方向(d1)209上延伸的多个水平定向的数字线203-1、203-2、…、203-q形成于层级内(例如层级(l1)内)的更高竖直层中，所述更高竖直层比其中形成有横 向定向的存取装置的离散组件(例如由沟道区225分离的第一源极/漏极区221和第二源 极/漏极区223)的层更远离衬底200。在一些实施例中，在第一方向(d1)209上延伸的多 个水平定向的数字线203-1、203-2、…、203-q可直接和/或通过包含金属硅化物的额外 接触件连接到第一源极/漏极区221的顶部表面。[0067]如图2b的实施例中所展示，存取线207-1、207-2、…、207-q相对于衬底200在竖 直方向上延伸，例如在第三方向(d3)211上延伸。此外，如图2b中所展示，一个子单 元阵列中的存取线207-1、207-2、…、207-q可在第一方向(d1)209上彼此间隔开。存 取线207-1、207-2、…、207-q可设置为在第二方向(d2)205上横向延伸的横向定向的 存取装置230对之间相对于衬底200在第三方向(d3)211上竖直延伸，但在第一方向(d1) 209上在例如第一层级(l1)的层级上彼此相邻。存取线207-1、207-2、…、207-q中的每 一个可在竖直堆叠的多个横向定向的存取装置230的相应者的侧壁上在第三方向(d3)上 竖直延伸。[0068]举例来说，且如图3中更详细地展示，竖直延伸的存取线中的第一个(例如207-1) 可邻近于第一层级(l1)213-1中的横向定向的存取装置230中的第一个的沟道区225的 侧壁、第二层级(l2)213-2中的横向定向的存取装置230中的第一个的沟道区225的侧 壁，和第三层级(l3)213-p中的横向定向的存取装置230中的第一个的沟道区225的侧 壁等。类似地，竖直延伸的存取线中的第二个(例如207-2)可邻近于第一层级(l1)213-1 中的横向定向的存取装置230中的第二个的沟道区225的侧壁，在第一方向(d1)209上 与第一层级(l1)213-1中的横向定向的存取装置230中的第一个间隔开。且，竖直延伸 的存取线中的第二个(例如207-2)可邻近于第二层级(l2)213-2中的横向定向的存取装置 230中的第二个的沟道区225的侧壁，和第三层级(l3)213-p中的横向定向的存取装置 230中的第二个的沟道区225的侧壁等。实施例不限于特定数目的层级。竖直延伸的存 取线207-1、207-2、…、207-q可包含导电材料，例如掺杂半导体材料、导电金属氮化 物、金属和/或金属半导体化合物中的一种。[0069]如图2b中所展示，导电主体接触区295可形成为沿着衬底200上方的每个层级(l1) 213-1、(l2)213-2和(l3)213-p中的横向定向存取装置230的端表面在第一方向(d1)209 上延伸。主体接触区295可连接到每个存储器单元(例如图2a中的存储器单元210)中的 横向定向的存取装置230的主体(例如主体区)，如图3中的326所展示主体接触区295 可包含导电材料，例如掺杂半导体材料、导电金属氮化物、金属和/或金属-半导体化合 物中的一种。[0070]尽管图2b中未展示，但绝缘材料可填充竖直堆叠的存储器单元阵列中的其它空间。 举例来说，绝缘材料可包含氧化硅材料、氮化硅材料和/或氮氧化硅材料等中的一或多种。 然而，实施例不限于这些实例。[0071]图3说明根据本公开的一些实施例的竖直堆叠的存储器单元阵列的单位单元的部 分。如图3中所展示，第一源极/漏极区321和第二源极/漏极区323可为水平定向的存 取装置330的杂质掺杂区。第一和第二源极/漏极区可通过形成于横向定向的存取装置 330的半导体材料的主体(例如主体区326)中的沟道325分离。第一源极/漏极区321和 第二源极/漏极区323可由经掺杂于主体区326中的n型或p型掺杂剂形成。实施例不受 如此限制。[0072]举例来说，对于n型导电性晶体管构造，横向定向的存取装置330的主体区326可 由低掺杂(p-)p型半导体材料形成。在一些实施例中，主体区326和使第一源极/漏极区 321和第二源极/漏极区323分离的沟道325可包含由硼(b)原子组成的低掺杂p型(例如 较低掺杂剂浓度(p-))多晶硅材料作为多晶硅的杂质掺杂剂。第一源极/漏极区321和第二 源极/漏极区323还可包括金属和/或使用原子层沉积工艺等形成的含有以下的金属组合 材料：钌(ru)、钼(mo)、镍(ni)、钛(ti)、铜(cu)、高度掺杂的简并半导体材料和/或氧化 铟(in2o3)或氧化铟锡(in2-xsnxo3)中的至少一个。然而，实施例不限于这些实例。[0073]如本文中所使用，简并半导体材料意指半导体材料，例如多晶硅，其含有具有例如 磷(p)、硼(b)等的掺杂剂之间的显著相互作用的高水平的掺杂。相比之下，非简并半导 体含有适度水平的掺杂，其中掺杂剂原子在半导体主体晶格中以可忽略的相互作用很好 地彼此分离。[0074]在这一实例中，第一源极/漏极区321和第二源极/漏极区323可包含掺杂于第一源 极/漏极区321和第二源极/漏极区323中的高掺杂剂浓度n型导电性杂质(例如高掺杂剂 (n+))。在一些实施例中，高掺杂剂n型导电性第一漏极区321和第二漏极区323可包含 沉积于其中的高浓度的磷(p)原子。然而，实施例不限于这一实例。在其它实施例中，横 向定向的存取装置330可具有p型导电性构造，在此情况下，例如掺杂剂的杂质导电类 型将反向。[0075]如图3中所展示，第一源极/漏极区321可占据横向定向的存取装置330的主体326 中的上部部分。举例来说，第一源极/漏极区321可具有横向定向的存取装置330的主体 326内的底部表面324，其与横向的水平定向的存取装置330的主体326的底部表面相 比在第三方向(d3)311上竖直地位于更高处。因此，水平定向的存取装置330可具有在 第一源极/漏极区321下方且与主体接触区(例如图2b中所展示的295)电接触的主体部分326。此外，如图3中所展示，数字线303-1可安置于第一源极/漏极区321的顶表面322 上且电耦合到其上。[0076]如图3中所展示，存取线307-1可在邻近主体326的沟道区325部分的侧壁的第三 方向(d3)311上竖直延伸到水平定向的存取装置330，所述存取装置330沿着第二方向 (d2)305在第一源极/漏极区321和第二源极/漏极区323之间水平地导电。栅极电介质 材料304可插入于存取线307-1(其一部分形成横向定向的存取装置330的栅极)与沟道 区325之间。[0077]栅极电介质材料304可包含例如高k介电材料、氧化硅材料、氮化硅材料、氮氧化 硅材料等，或其组合。实施例不受如此限制。举例来说，在高k介电材料实例中，栅极 电介质材料304可包含以下中的一或多种：氧化铪、氧化铪硅、氧化镧、氧化锆、氧化 锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅 钪钽、铌酸铅锌等。[0078]图4说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的视 图。如图4所展示，可沉积材料的交替层以形成竖直堆叠476。可依序沉积材料交替层， 例如使得所沉积的层形成于先前所沉积的层上。如图4所展示，第一介电材料477-1、 477-2、…、477-n(本文中还独立地和/或共同地称为“477”)、第二介电材料478-1、 478-2、…、478-n(本文中还独立地和/或共同地称为“478”)，和牺牲材料432-1、432-2、…、 432-n(本文中还独立地和/或共同地称为“432”)，以重复迭代方式以在半导体衬底400 的工作表面上形成竖直堆叠476。尽管指示牺牲材料432将牺牲，例如可选择性地去除， 但实施例规定：本文所论述的数个其它材料还可选择性地去除。在一个实施例中，第一 介电材料477和第二介电材料478可分别地且独立地沉积成具有在十(10)纳米(nm)到一 百(100)纳米的范围中的厚度，例如在第三方向(d3)上的竖直高度。在一个实施例中，半 导体材料432可沉积成具有在十(10)nm到一百五十(150)nm的范围中的厚度，例如竖直 高度。然而，实施例不限于这些实例。[0079]在一个实例中，牺牲材料432-1、432-2、…、432-n可包括例如多晶硅(si)、氮化硅 (sin)或氧化物类半导体组合物的材料。然而，实施例不限于这些实例。实施例规定：牺 牲材料432可相对于第一介电材料477和第二介电材料478选择性地蚀刻。实施例规定： 第一介电材料477可相对于牺牲材料477和第二介电材料478选择性地蚀刻。实施例规 定：第二介电材料478可相对于牺牲材料477和第一介电材料477选择性地蚀刻。[0080]如图4中所展示，竖直方向411说明为类似于先前所论述的图中所展示的第一、第 二和第三方向当中的第三方向(d3)的第三方向(d3)，例如x-y-z坐标系统中的z方向。在 图4的实例中，展示竖直堆叠476的重复迭代的四个层，编号为1、2、3和4。然而， 实施例不限于这一实例，且可包含更多或更少的重复迭代。光刻硬掩模(hm)层435可沉 积为竖直堆叠476的重复迭代上的顶部层，例如用于执行一或多个处理步骤。[0081]在一些实施例中，第一介电材料477或第二介电材料478可为层间介电(ild)。借助 于实例但不作为限制，第一介电材料477或第二介电材料478可包括二氧化硅(sio2)材 料。在另一实例中，第一介电材料477或第二介电材料478可包括氮化矽(si3n4)材料(本 文中还称为“sin”)。在另一实例中，第一介电材料477或第二介电材料478可包括氧 氮化硅(sioxcy)材料(在本文中还称为“sioc”)。在另一实例中，第一介电材料477或 第二介电材料478可包含氮氧化硅(sioxny)材料(在本文中还称为“sion”)和/或其组合。 实施例不限于这些实例。在一些实施例中，牺牲材料432可包括呈多晶和/或非晶态的硅 (si)材料。在另一实例中，牺牲材料432可包括氮化矽(sin)材料。然而，实施例不限于 这些实例。[0082]交替的第一电介质材料477、第二介电材料478和牺牲材料432层的重复迭代可根 据例如化学气相沉积(cvd)的半导体制造工艺在半导体制造设备中沉积。然而，实施例 不限于这一实例，且可使用其它合适的半导体制造技术沉积交替层。[0083]图5a说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。图5a说明半导体结构的俯视图。在图5a中所展示的实施例中，蚀刻工艺可用 以形成穿过竖直堆叠到衬底的具有第一水平方向(d1)509和第二水平方向(d2)505的多 个第一竖直开口579。在一个实例中，如图5a中所展示，多个第一竖直开口579主要 在第二水平方向(d2)505上延伸且可在竖直堆叠中形成具有侧壁的细长竖直支柱列 513。可使用光刻技术形成多个第一竖直开口579，以在蚀刻多个第一竖直开口579之前 在竖直堆叠上图案化光刻掩模535，例如以形成硬掩模(hm)。[0084]图5b为沿着图5a中的切割线a-a'截取的展示在半导体制造工艺中的特定时间处 的半导体结构的另一视图的横截面视图。图5b说明导电材料507-1、507-2、507-3、507-4 可形成于多个第一竖直开口579中的栅极电介质材料504上。作为实例，可使用化学气 相沉积(cvd)工艺、等离子增强cvd(pecvd)、原子层沉积(ald)或其它合适的沉积工 艺来将栅极电介质材料504保形地沉积在多个第一竖直开口579中，以覆盖多个第一竖 直开口的底部表面和竖直侧壁。栅极电介质504可沉积到合适于特定设计规则的特定厚 度(t1)，例如大约10纳米(nm)的栅极电介质厚度以及其它值。然而，实施例不限于这一 实例。作为实例，栅极电介质504可包括二氧化硅(sio2)材料、氧化铝(al2o3)材料、高 介电常数(k)(例如高k)介电材料和/或其组合，如也在本文中描述。[0085]此外，如图5b中所展示，导电材料507-1、507-2、507-3、507-4可保形地沉积在 栅极电介质材料504的表面上的多个第一竖直开口579中。借助于实例但不作为限制， 可使用化学气相沉积工艺(cvd)、等离子增强cvd(pecvd)、原子层沉积(ald)或其它 合适的沉积工艺来将导电材料507保形地沉积在栅极电介质材料504的表面上的多个第 一竖直开口579中，以覆盖栅极电介质504上方的多个第一竖直开口的底部表面和竖直 侧壁。导电材料507可保形地沉积到特定厚度(t2)以形成竖直定向的存取线且作为合适 于特定设计规则。举例来说，导电材料507可保形地沉积到大约20纳米(nm)的厚度以 及其它值。然而，实施例不限于这一实例。作为实例，导电材料507可包括金属，例如 钨(w)、金属组合物、氮化钛(tin)、掺杂多晶矽和/或其一些其它组合，如还在本文中描 述。[0086]如图5b中所展示，导电材料507可凹回到仅沿着细长竖直支柱列的竖直侧壁保持， 在图5b中展示为542-1、542-2和542-3。导电材料507可通过使用合适的选择性各向 异性刻蚀工艺凹回以从第一竖直开口(例如图5a中的579)的底部表面去除导电材料 507，从而暴露底部表面上的栅极电介质504以形成分离导电材料507-1、507-2、507-3、 507-4。如图5b中所展示，可接着使用例如cvd的工艺将例如氧化物或其它合适的自 旋介电(sod)的介电材料539沉积在第一竖直开口579中，以填充第一竖直开口579。 可使用化学机械平坦化(cmp)或其它合适的半导体制造技术来将介电质平坦化成竖直半 导体堆叠的硬掩模535的顶部表面。后续光刻材料536(例如硬掩模)可使用cvd沉积且 使用cmp平坦化以覆盖且封闭导电材料507上方的第一竖直开口500。可在本文中所描 述的半导体制造工艺的其它点处使用类似半导体工艺技术。[0087]光刻工艺可用以图案化光刻掩模536。可利用额外光刻工艺和/或光刻掩模。工艺可 为选择性各向同性蚀刻工艺以去除暴露的导电材料507的部分以分离且单独地形成多个 分离存取线507。因此多个分离竖直存取线507沿着细长竖直支柱列的侧壁展示，例如 沿着图5b中的细长竖直支柱列542-1、542-2和542-3的侧壁。[0088]图6a说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。图6a说明半导体结构的俯视图。如图6a所展示，可利用一或多个蚀刻工艺以 在存储节点区650中形成穿过竖直堆叠且主要在第一水平方向(d1)609上延伸的竖直开 口651。同样如图6a所展示，可利用一或多个蚀刻工艺形成穿过竖直堆叠且主要在第 一水平方向(d1)609上延伸的竖直开口671。一或多个蚀刻工艺形成竖直开口651和671 以暴露竖直堆(la2o3)。举例来说，一或多个实施例规定：可利用例如zro2(zr氧化物)、hfo2(hf氧化 物)、la2o3(la氧化物)、锆钛酸铅(pzt、pb[zr(x)ti(1-x)]o3)、batio3、al2o3或其组合。 一或多个实施例规定：介电材料663为氧化锆材料。介电材料663可掺杂有例如从0.1％ 到5％的si或al。介电材料663可沉积到具有从5nm到70nm的厚度，例如距介电材 料663沉积于其上的表面垂直的距离。实施例不限于这些实例材料或用于介电材料的厚 度。[0098]图6c说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。如图6c中所展示，存取装置630已形成于水平开口中，所述水平开口通过选择 性地去除牺牲材料的部分来形成。水平定向的存取装置630主要在第二方向605(d2)上 延伸，且电流主要在第二方向605(d2)上流动，例如从源极/漏极区到沟道区到源极/漏 极区。[0099]根据实施例，如本文中所论述可去除牺牲材料的部分(即如根据图4所论述的牺牲材 料432)以形成其中可形成存取装置的水平开口。举例来说，可通过竖直开口671存取牺 牲材料的将去除的部分。其中可形成存取装置的水平开口可通过选择性蚀刻牺牲材料 432的存取装置区以形成从竖直堆叠中的竖直开口671返回一水平距离的水平开口而形 成。[0100]实施例提供如图6c中所展示，形成具有第一源极/漏极区、沟道区和第二源极/漏极 区的晶体管作为第一水平开口中的存取装置。借助于实例但不作为限制，形成第一源极 /漏极区621、沟道区625和第二源极/漏极区623包括使用原子层沉积(ald)工艺来在所 形成水平开口中依序沉积第一源极/漏极区、沟道区和第二源极/漏极区。可使用其它合 适的半导体制造技术和/或存储节点结构。[0101]图6c说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。如图6c中所展示，数字线603可形成为与水平定向的存取装置630的第一源极/ 漏极区621电接触，例如直接接触。数字线603可通过利用本文所论述的一或多个工艺 来形成。举例来说，导电材料例如603可沉积于水平开口中，所述水平开口通过选择性 地去除图6b中所展示的牺牲材料632的部分来形成。替代地，竖直开口可形成于竖直 堆叠(例如竖直堆叠476)中以用于沉积用于数字线形成的导电材料。如先前所提及，一 或多个实施例规定：可利用水平数字线和竖直存取线。一或多个实施例规定：可利用水 平存取线和竖直数字线。在一些实施例中，导电材料603可由硅化物形成。在一些实施 例中，导电材料603可包括钛材料。在一些实施例中，导电材料603可包括氮化钛(tin) 材料。在一些实施例中，导电材料603可包括钌(ru)材料。在一些实施例中，导电材料 可为钨(w)。然而，实施例不受如此限制。[0102]图6d说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的 视图。如图6d中所展示，可形成数字线603使得其竖直地与存取装置630分离。如图 6d中所展示，数字线603可形成于存取装置630的第一源极/漏极621上(即在存取装置 630的第一源极/漏极621上方)。虽然图6d中未展示，但一或多个实施例规定：数字线 603竖直地与存取装置630分离，使得存取装置630的第一源极/漏极621形成于数字线 603上，(即在数字线603上方)。介电材料657和介电材料658可沉积且利用以将(例如 邻近单元的)组件彼此间隔开。[0103]图7说明根据本公开的数个实施例的在制造工艺中的特定时间处的半导体结构的视 图。如图7中所展示，可利用竖直数字线703和水平字线707，例如，如图1a和1b中 所展示。尽管图7说明在相应存取装置730上方的相应水平字线707，但实施例不受如 此限制。举例来说，实施例规定：相应水平字线可位于相应存取装置的上方、下方和/ 或旁边，例如缠绕在相应存取装置周围。半导体结构可用如本文所论述的工艺(例如沉积 和选择性蚀刻)来形成。[0104]图8为根据本公开的数个实施例的设备的框图。图8为根据本公开的数个实施例的 呈包含存储器装置8108的计算系统8107形式的设备的框图。如本文中所使用，举例来 说，存储器装置8108、存储器阵列8110和/或主机8101也可单独地视为“设备”。根据 实施例，根据本文中所描述的实施例，存储器装置8101可包括具有形成有数字线和主 体接触区的存储器单元的至少一个存储器阵列8110。[0105]在这一实例中，系统8107包含经由界面8113耦合到存储器装置8108的主机8101。 计算系统8107可为个人膝上型计算机、台式计算机、数码相机、移动电话、存储卡读 卡器，或启用物联网(iot)的装置，以及各种其它类型的系统。主机8101可包含能够访 问存储器8108的数个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控 制电路系统)。系统8107可包含分离集成电路，或主机8101和存储器装置8108两个可 位于同一集成电路上。举例来说，主机8101可为包括多个存储器装置8108的存储器系 统的系统控制器，其中所述系统控制器8109提供通过例如中央处理单元(cpu)的另一处 理资源对相应存储器装置8108的存取。[0106]在图8中所展示的实例中，主机8101负责执行可(例如，经由控制器8109从存储器 装置8108)加载到其上的操作系统(os)和/或各种应用程序(例如工艺)。可通过将用以存 取包括os和/或各种应用程序的数据的存取命令从主机8101提供到存储器装置8108来 从存储器装置8108加载os和/或各种应用程序。主机8101还可通过将用以检索os和/ 或各种应用程序的执行中利用的所述数据的存取命令提供到存储器装置8108来存取供 os和/或各种应用程序利用的数据。[0107]为了清楚起见，已简化系统8107以聚焦于与本公开特别相关的特征。存储器阵列 8110可为包括具有根据本文中所描述的技术形成的数字线和主体接触区的至少一个存 储器单元的dram阵列。举例来说，存储器阵列8110可为无屏蔽dl 4f2阵列，例如 3d-dram存储器阵列。阵列8110可包括以通过字线(其可在本文中称为存取线或选择 线)耦合的行和通过数字线(其可在本文中称为传感线或数据线)耦合的列布置的存储器 单元。尽管在图8中展示单个阵列8110，但实施例不受如此限制。举例来说，存储器装 置8108可包含数个阵列8110(例如，数个dram单元组)。[0108]存储器装置8101包含地址电路系统8103以锁存通过界面8113提供的地址信号。 界面可包含例如采用合适的协议(例如数据总线、地址总线和命令总线，或组合的数据/ 地址/命令总线)的物理界面。这种协议可为定制或专有的，或界面8113可利用标准化协 议，例如外围组件互连高速(pcie)、gen-z、ccix或类似物。行解码器8106和列解码 器8104接收且解码地址信号以存取存储器阵列8110。通过使用传感电路8111感测传感 线上的电压和/或电流变化，可从存储器阵列8110读取数据。传感电路系统8111可包括 例如传感放大器，所述感测放大器可读取且锁存来自存储器阵列8110的数据的页(例如， 行)。i/o电路系统8112可用于通过界面8113与主机8101进行双向数据通信。读取/写 入电路系统8105用以将数据写入到存储器阵列8110或从存储器阵列8110读取数据。 作为实例，电路系统8105可包括各种驱动器、锁存电路等。[0109]控制电路系统8109解码由主机8101提供的信号。信号可为由主机8101提供的命 令。这些信号可包含用以控制对存储器阵列8110执行的操作(包含数据读取操作、数据 写入操作和数据擦除操作)的芯片启用信号、写入启用信号和地址锁存信号。在各种实施 例中，控制电路系统8109负责执行来自主机8101的指令。控制电路系统8109可包括 状态机、测序器和/或某一其它类型的控制电路系统，其可以硬件、韧件或软件或三者的 任何组合的形式实施。在一些实例中，主机8101可为存储器装置8108外部的控制器。 举例来说，主机8101可为耦合到计算装置的处理资源的存储器控制器。[0110]举例来说，术语半导体可指材料、晶片或衬底，且包含任何基底半导体结构。“半 导体”应理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft) 技术、掺杂和未掺杂半导体、由基底半导体结构支持的外延硅以及其它半导体结构。此 外，当在前述描述中参考半导体时，可已利用先前处理步骤以在基底半导体结构中形成 区/接面，且术语半导体可包含含有这种区/接面的之下材料。[0111]如本文中所使用，“数个”或“一定数量的”某物可指这种事物中的一或多个。举 例来说，数个或一定数量的存储器单元可指一或多个存储器单元。“多个”某物意指两 个或多于两个。如本文中所使用，同时执行的多个动作指至少部分地在特定时间段内重 叠的动作。如本文中所使用，术语“耦合”可包含在无介入元件的情况下电耦合、直接 耦合和/或直接连接(例如，通过直接物理接触)，或在具有介入元件的情况下间接耦合和 /或连接，或无线耦合。术语耦合可进一步包含彼此协作或相互作用(例如，如在因果关 系中)的两个或大于两个元件。耦合于两个元件之间的元件可在两个元件之间且耦合到两 个元件中的每一个。[0112]应认识到，术语竖直解释由于常规制造、测量和/或组装变化引起的自“精确”竖直 的变化，且本领域的一般技术人员将知晓术语“垂直”的含义。举例来说，竖直可对应 于z方向。如本文中所使用，当特定元件“邻近于”另一元件时，特定元件可覆盖另一 元件、可在另一元件上方或横向于另一元件，和/或可与另一元件直接物理接触。举例来 说，横向于可指可能垂直于z方向的水平方向(例如y方向或x方向)。[0113]尽管已在本文中说明且描述了具体实施例，但本领域的一般技术人员应了解，经计 算以实现相同结果的布置可取代所展示的具体实施例。本公开意图涵盖本公开的各种实 施例的修改或变化。应理解，以上描述是以说明性方式而非限制性方式进行的。对于本 领域的技术人员而言在审阅上述描述之后上述实施例的组合和本文中未具体描述的其 它实施例将为显而易见的。本公开的各种实施例的范围包含其中使用以上结构和方法的 其它应用。因此，本公开的各种实施例的范围应参考所附权利要求书以及这些权利要求 书所授予的等效物的完整范围来确定。









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