存储器件以及存储器件的制造方法与流程

信息存储应用技术存储器件以及存储器件的制造方法1.本技术享受以日本专利申请2021-032332号(申请日：2021年3月2日)为基础申请的优先权。本技术通过参照该基础申请而包括基础申请的全部内容。技术领域2.实施方式涉及存储器件(memory device)以及存储器件的制造方法。背景技术：3.已知有将磁阻效应元件用作存储元件的存储器件(mram：magnetoresistive random access memory，磁阻式随机存取存储器)。技术实现要素：4.本发明所要解决的问题在于，提供一种提高存储器件的性能的半导体装置及其制造方法。5.实施方式的存储器件包括存储单元阵列(memory cell array)、第1读取电路、第2读取电路、第1写入电路和第2写入电路。存储单元阵列包括多个第1子阵列(sub-array)和多个第2子阵列。多个第1子阵列中的每一个包括多个第1存储单元。多个第2子阵列中的每一个包括多个第2存储单元。第1读取电路读取多个第1存储单元的数据。第2读取电路与第1读取电路不同，读取多个第2存储单元的数据。第1写入电路向多个第1存储单元写入数据。第2写入电路向多个第2存储单元写入数据。第1子阵列的面积与第2子阵列的面积不同。附图说明6.图1是表示第1实施方式涉及的存储系统(memory system)的构成的一例的框图。7.图2是表示第1实施方式涉及的存储系统的构成的一例的框图。8.图3是表示第1实施方式涉及的存储器件所具备的核心(core)电路的结构的一例的电路图。9.图4是表示第1实施方式涉及的存储器件所具备的核心电路的第1存储区域内包括的多个子阵列的电路结构的一例的电路图。10.图5是表示第1实施方式涉及的存储器件所具备的核心电路的第1存储区域内包括的存储矩阵(memory matrix)的电路结构的一例的电路图。11.图6是表示第1实施方式涉及的存储器件所具备的核心电路的第2存储区域内包括的多个子阵列的电路结构的一例的电路图。12.图7是表示第1实施方式涉及的存储器件所具备的核心电路的第2存储区域内包括的存储矩阵的电路结构的一例的电路图。13.图8是表示第1实施方式涉及的存储器件中的存储矩阵的立体构造的一例的立体图。14.图9是表示第1实施方式涉及的存储器件中的第1存储单元的剖面(截面)构造的一例的剖视图。15.图10是表示第1实施方式涉及的存储器件中的第2存储单元的剖面构造的一例的剖视图。16.图11是表示第1实施方式涉及的存储器件的读取动作的一例的概略图。17.图12是表示第1实施方式涉及的存储器件的制造方法的一例的流程图。18.图13是表示第1实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。19.图14是表示第1实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。20.图15是表示第1实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。21.图16是表示第1实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。22.图17是表示第1实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。23.图18是表示第1实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。24.图19是表示第1实施方式涉及的存储器件中的第1存储单元和第2存储单元间的选择器(selector)膜厚与剂量的相关性的图表。25.图20是表示选择器的阈值电压与半选择存储单元的漏电流的相关性的图表。26.图21是表示第1实施方式涉及的存储系统的使用方法的一例的概略图。27.图22是表示第2实施方式涉及的存储器件中的第1存储单元的剖面构造的一例的剖视图。28.图23是表示第2实施方式涉及的存储器件的制造方法的一例的流程图。29.图24是表示第2实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。30.图25是表示第2实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。31.图26是表示第2实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。32.图27是表示第2实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。33.图28是表示第2实施方式涉及的存储器件的制造过程中的剖面构造的一例的剖视图。34.符号说明35.1存储系统；2主机(host)装置；10存储控制器(memory controller)；11主机接口；12cpu(中央处理单元)；13ram；14ecc电路；15缓冲存储器(buffer memory)；16器件接口；20存储器件；21核心电路；22输入输出电路；23控制电路；24驱动(driver)电路；25解码(decode)电路；26页缓冲器(page buffer)；30存储单元阵列；31灌(sink)电路；32a、32b读取电路；33a、33b写入电路；40、41导电体层；50下部电极；51、51a、51b、51c氧化硅膜；52上部电极；60铁磁性层；61非磁性层；62铁磁性层；rg1第1存储区域；rg2第2存储区域；sa、saa、sab子阵列；gbl、gbla、gblb全局(global)位(bit)线；gsl、gsla、gslb全局源(source)线；lbl、lbla、lblb局部(local)位线；lsl、lsla、lslb局部源线；bl位线；sl源线。具体实施方式36.以下，参照附图对实施方式进行说明。附图是示意性的或者概念性的。各附图的尺寸和比率等不一定与现实的相同。在以下的说明中，对具有大致相同的功能和构成的构成要素标记同一符号(附图标记)。构成参照符号的字符之后的数字等用于在由包含相同字符的参照符号参照并且具有同样构成的要素之间进行区分。在无需对由包含相同字符的参照符号所表示的要素相互进行区分的情况下，这些要素由仅包含字符的参照符号参照。在由包含相同字符或者数字的参照符号所表示的要素具有差异的情况下，会对这些要素的差异进行说明。37.[1]第1实施方式[0038]以下，对第1实施方式涉及的存储系统1进行说明。[0039][1-1]构成[0040][1-1-1]存储系统1的整体构成[0041]图1是表示第1实施方式涉及的存储系统1的构成的一例的框图。如图1所示，存储系统1构成为能够与外部的主机装置2连接，例如具备存储控制器10以及存储器件20。[0042]存储控制器10构成为能够控制存储器件20。存储控制器10能够对来自主机装置2的请求(命令)做出响应，命令存储器件20执行读取动作、写入动作等。另外，存储控制器10管理存储器件20的存储空间。[0043]存储器件20具备多个存储单元，非易失性地存储数据。存储器件20使用阻变元件存储数据。作为阻变元件，例如使用具有基于磁隧道结(mtj：magnetic tunnel junction)的磁阻效应(magnetoresistance effect)的元件(mtj元件)。mtj元件也被称为磁阻效应元件(magnetoresistance effect element)。也可以将使用mtj元件的存储器件20称为磁存储装置。[0044][1-1-2]存储控制器10的构成[0045]图1也表示了存储控制器10的详细构成。如图1所示，存储控制器10例如具备主机接口(host interface(i/f))11、cpu(central processing unit)12、ram(random access memory)13、ecc(error correcting code，错误检查和纠正)电路14、缓冲存储器15以及器件接口(device interface(i/f))16。[0046]主机接口11与主机装置2连接，管理存储控制器10与主机装置2之间的通信。主机接口11将从主机装置2接收到的请求和数据分别传送给cpu12和缓冲存储器15。主机接口11对cpu12的命令做出响应，将缓冲存储器15内的数据向主机装置2传送。[0047]cpu12控制存储控制器10整体的动作。例如，cpu12对从主机装置2接收到的写入请求做出响应，发出包含指令、地址等的写入命令。所发出的写入命令被传送到存储器件20，存储器件20执行基于该写入命令的写入动作。对于读取动作，cpu12也能够以与写入动作同样的方式执行。[0048]ram13被用作cpu12的工作区域。ram13保持用于管理存储器件20的固件、各种管理表等。作为ram13，例如使用sram(static random access memory，静态随机存储存器)、dram(dynamic random access memory，动态随机存储存器)等半导体存储器。[0049]ecc电路14执行与数据的纠错相关联的处理。在写入动作时，ecc电路14基于从主机装置2接收到的写入数据生成奇偶校验位(parity)，将生成的奇偶校验位附加于写入数据。在读取动作时，ecc电路14基于从存储器件20接收到的读取数据生成校正子(syndrome)，基于生成的校正子检测并纠正读取数据的错误。[0050]缓冲存储器15临时保持存储控制器10从存储器件20接收到的读取数据、存储控制器10从主机装置2接收到的写入数据等。作为缓冲存储器15，可以使用易失性存储器，也可以使用非易失性的半导体存储器。另外，缓冲存储器15既可以外部连接于存储控制器10，也可以与ram13合并。[0051]器件接口16与存储器件20连接，管理存储控制器10与存储器件20之间的通信。器件接口16将由cpu12发出的命令传送给存储器件20。在写入动作时，器件接口16将缓冲存储器15所保持的写入数据传送给存储器件20。在读取动作时，器件接口16将从存储器件20接收到的读取数据传送给缓冲存储器15。[0052][1-1-3]存储器件20的构成[0053]图2是表示第1实施方式涉及的存储系统1的构成的一例的框图，表示了存储器件20的详细构成。如图2所示，存储器件20例如具备核心电路21、输入输出电路22、控制电路23、驱动电路24、解码电路25以及页缓冲器26。[0054]核心电路21具备用于存储数据的多个存储单元mc、和用于访问各存储单元mc的外围电路。各存储单元mc连接在一条源线sl与一条位线bl之间，与行(row)和列(column)的组相关联。对源线sl分配有行地址，对位线bl分配有列地址。稍后会对核心电路21的详情进行说明。[0055]输入输出电路22与存储控制器10连接，管理存储器件20与存储控制器10之间的通信。输入输出电路22将从存储控制器10接收到的指令cmd、地址add和数据dat分别传送给控制电路23、解码电路25和页缓冲器26。另外，输入输出电路22将从页缓冲器26接收到的数据dat传送给存储控制器10。[0056]控制电路23控制存储器件20整体的动作。具体而言，控制电路23能够控制输入输出电路22、核心电路21、驱动电路24、解码电路25以及页缓冲器26。而且，控制电路23能够根据从输入输出电路22传送来的指令cmd，执行写入动作、读取动作等。[0057]驱动电路24生成在读取动作、写入动作等中使用的电压，将生成的电压传送到核心电路21内的外围电路。例如，当控制电路23接收到与写入动作相关联的指令cmd时，驱动电路24基于控制电路23的指示，生成在写入动作中使用的电压。[0058]解码电路25将从输入输出电路22传送来的地址add进行解码。地址add包含指定被作为动作对象的存储单元mc的行地址和列地址的组。而且，解码电路25基于地址add的解码结果，控制核心电路21内的外围电路。[0059]页缓冲器26包括多个锁存电路。多个锁存电路能够保持写入数据、读取数据等。在写入动作时，页缓冲器26临时保持从输入输出电路22接收到的写入数据，并将该写入数据传送给核心电路21。在读取动作时，页缓冲器26临时保持从核心电路21接收到的读取数据，并将该读取数据传送给输入输出电路22。[0060][1-1-4]核心电路21的构成[0061]图3是表示第1实施方式涉及的存储器件20所具备的核心电路21的构成的一例的电路图，也一起表示了页缓冲器26。如图3所示，核心电路21例如包括存储单元阵列30、灌电路31、读取电路32a和32b、以及写入电路33a和33b。[0062]存储单元阵列30包括第1存储区域rg1以及第2存储区域rg2。第1存储区域rg1包括多个子阵列saa。第2存储区域rg2包括多个子阵列sab。子阵列saa和sab的每一个包括多个存储单元mc。一个子阵列saa的面积小于一个子阵列sab的面积。多个子阵列saa和多个子阵列sab形成在相同的基板上，多个子阵列sab的合计面积大于多个子阵列saa的合计面积。此外，第1存储区域rg1内包括的子阵列saa的数量和第2存储区域rg2内包括的子阵列sab的数量分别可以设计为任意数量。第1存储区域rg1和第2存储区域rg2各自的形状不限定于矩形，可以适当设计。[0063]灌电路31经由设置于存储单元阵列30的全局源线gsl，与局部源线lsl连接。而且，灌电路31能够基于控制电路23的控制，使局部源线lsl接地。稍后会对全局源线gsl和局部源线lsl的详情进行说明。[0064]读取电路32用于读取存储于存储单元mc的数据，例如包括读出放大器。读取电路32例如通过检测流通于存储单元mc的电流，判定存储于存储单元mc的数据。而且，读取电路32将判定结果作为读取数据，传送给页缓冲器26。读取电路32a和32b分别与第1存储区域rg1和第2存储区域rg2相关联。例如，读取电路32a和32b分别优化为相对于子阵列saa和sab的读取动作的设定。此外，如果能够利用在子阵列saa和sab各自中最优的设定，存储器件20也可以使用一个读取电路执行对于子阵列saa和sab各自的读取动作。[0065]写入电路33用于向存储单元mc写入数据，例如包括写驱动器。写入电路33例如通过基于从页缓冲器26传送来的写入数据而使电流流通于存储单元mc，向存储单元mc写入所期望的数据。写入电路33a和33b分别与第1存储区域rg1和第2存储区域rg2相关联。例如，写入电路33a和33b分别优化为相对于子阵列saa和sab的写入动作的设定。此外，如果能够利用在子阵列saa和sab各自中最优的设定，存储器件20也可以使用一个写入电路执行对于子阵列saa和sab各自的写入动作。[0066][1-1-5]存储单元阵列30的电路结构[0067]以下，按与第1存储区域rg1关联的要素和与第2存储区域rg2关联的要素的顺序对存储单元阵列30的电路结构进行说明。[0068](第1存储区域rg1中的电路结构)[0069]图4是表示第1实施方式涉及的存储器件20所具备的核心电路21的第1存储区域rg1内包括的多个子阵列saa的电路结构的一例的电路图，也一起表示了与多个子阵列saa连接的多条布线。如图4所示，多个子阵列saa例如配置为矩阵状。与多个子阵列saa连接的多条布线包括多条全局源线gsla(gsla0、gsla1、……)以及多条全局位线gbla(gbla0、gbla1、……)。各子阵列saa包括存储矩阵mata、行选择电路rsca、列选择电路csca、多条局部源线lsla(源线sl)以及多条局部位线lbla(位线bl)。[0070]多条全局源线gsla和多条全局位线gbla构成为能够与灌电路31、读取电路32a和写入电路33a中的每一方连接。子阵列saa设置在全局源线gsla与全局位线gbla交叉的部分。也即是说，各子阵列saa与一条全局源线gsla和一条全局位线gbla相关联。以下，着眼于一个子阵列saa，对子阵列saa所包括的各构成进行说明。[0071]存储矩阵mata包括配置为矩阵状的多个第1存储单元mca。各第1存储单元mca连接在一条局部源线lsla与一条局部位线lbla之间。而且，对各第1存储单元mca分配有行地址和列地址的组。[0072]行选择电路rsca经由多条局部源线lsla与存储矩阵mata连接。行选择电路rsca控制全局源线gsla与多条局部源线lsla的连接。对于行选择电路rsca，从解码电路25供给地址add的解码结果(行地址)。而且，行选择电路rsca使基于行地址所选择的一条局部源线lsla与相关联的全局源线gsla之间电连接。[0073]列选择电路csca经由多条局部位线lbla与存储矩阵mata连接。列选择电路csca控制全局位线gbla与多条局部位线lbla的连接。对于列选择电路csca，从解码电路25供给地址add的解码结果(列地址)。而且，列选择电路csca使基于从解码电路25接收到的列地址所选择的一条局部位线lbla与相关联的全局位线gbla之间电连接。[0074](存储矩阵mata的电路结构)[0075]图5是表示第1实施方式涉及的存储器件20所具备的核心电路21的第1存储区域rg1内包括的存储矩阵mata的电路结构的一例的电路图。如图5所示，在局部源线lsla0与局部位线lbla0之间、局部源线lsla0与局部位线lbla1之间、局部源线lsla1与局部位线lbla0之间、和局部源线lsla1与局部位线lbla1之间分别连接有存储单元mca。[0076]配置于同一行的多个存储单元mca共同连接于任一条局部源线lsla。配置于同一列的多个存储单元mca共同连接于任一条局部位线lbla。另外，各第1存储单元mca包括串联连接的阻变元件mtj和选择器sela。例如，阻变元件mtj的一端与局部位线lbla连接。阻变元件mtj的另一端与选择器sela的一端连接。选择器sela的另一端与局部源线lsla连接。此外，在局部源线lsla与局部位线lbla之间的阻变元件mtj和选择器sela的连接关系也可以是相反的。[0077]阻变元件mtj例如是mtj元件。阻变元件mtj基于其电阻值存储数据。例如，存储单元mc在阻变元件mtj为高阻态(电阻状态)的情况下存储“1”数据，在阻变元件mtj为低阻态的情况下存储“0”数据。与阻变元件mtj的电阻值相关联的数据的分配也可以为其他设定。阻变元件mtj的阻态可能根据由写入电路33a生成的电流而变化。[0078]选择器sela例如是双向二极管。选择器sela具有在以相关联的阻变元件mtj为对象的写入动作和读取动作的每一方中作为控制向该阻变元件mtj的电流的供给的开关元件的功能。具体而言，某个存储单元mca所包括的选择器sela在施加于该存储单元mca的电压低于阈值电压vtha的情况下成为截止(off)状态，在施加于该存储单元mca的电压为阈值电压vtha以上的情况下成为导通(on)状态。截止状态的选择器sela作为电阻值大的绝缘体而发挥功能。在选择器sela为截止状态的情况下，在与该存储单元mca连接的局部源线lsla和局部位线lbla之间不流通电流。导通状态的选择器sela作为电阻值小的导电体而发挥功能。在选择器sela为导通状态的情况下，在与该存储单元mca连接的局部源线lsla和局部位线lbla之间流通电流。即，选择器sela能够不管电流流通的方向，而根据施加于存储单元mca的电压的大小，切换是否使电流流通。[0079](第2存储区域rg2中的电路结构)[0080]图6是表示第1实施方式涉及的存储器件20所具备的核心电路21的第2存储区域rg2内包括的多个子阵列sab的电路结构的一例的电路图，也一起表示了与多个子阵列sab连接的多条布线。如图6所示，多个子阵列sab例如配置为矩阵状。与多个子阵列sab连接的多条布线包括多条全局源线gslb(gslb0、gslb1、……)以及多条全局位线gblb(gblb0、gblb1、……)。各子阵列sab包括存储矩阵matb、行选择电路rscb、列选择电路cscb、多条局部源线lslb(源线sl)以及多条局部位线lblb(位线bl)。[0081]多条全局源线gslb和多条全局位线gblb构成为能够与灌电路31、读取电路32b和写入电路33b中的每一方连接。子阵列sab设置在全局源线gslb与全局位线gblb交叉的部分。也即是说，各子阵列sab与一条全局源线gslb和一条全局位线gblb相关联。以下，着眼于一个子阵列sab，对子阵列sab所包括的各构成进行说明。[0082]存储矩阵matb包括配置为矩阵状的多个第2存储单元mcb。各第2存储单元mcb连接在一条局部源线lslb与一条局部位线lblb之间。而且，对各第2存储单元mcb分配有行地址和列地址的组。存储矩阵matb的尺寸(面积)大于存储矩阵mata的尺寸(面积)。局部源线lslb的布线长度比局部源线lsla长。连接于一条局部源线lslb的第2存储单元mcb的数量比连接于一条局部源线lsla的第1存储单元mca的数量多。局部位线lblb的布线长度比局部位线lbla长。连接于一条局部位线lblb的第2存储单元mcb的数量比连接于一条局部位线lbla的第1存储单元mca的数量多。存储矩阵matb的存储容量大于存储矩阵mata的存储容量。[0083]行选择电路rscb经由多条局部源线lslb与存储矩阵matb连接。行选择电路rscb控制全局源线gslb与多条局部源线lslb的连接。对于行选择电路rscb，从解码电路25供给地址add的解码结果(行地址)。而且，行选择电路rscb使基于行地址所选择的一条局部源线lslb与相关联的全局源线gslb之间电连接。[0084]列选择电路cscb经由多条局部位线lblb与存储矩阵matb连接。列选择电路cscb控制全局位线gblb与多条局部位线lblb的连接。对于列选择电路cscb，从解码电路25供给地址add的解码结果(列地址)。而且，列选择电路cscb使基于从解码电路25接收到的列地址所选择的一条局部位线lblb与相关联的全局位线gblb之间电连接。[0085](存储矩阵matb的电路结构)[0086]图7是表示第1实施方式涉及的存储器件20所具备的核心电路21的第2存储区域rg2内包括的存储矩阵matb的电路结构的一例的电路图。如图7所示，在局部源线lslb0与局部位线lblb0之间、局部源线lslb0与局部位线lblb1之间、局部源线lslb1与局部位线lblb0之间、和局部源线lslb1与局部位线lblb1之间分别连接有第2存储单元mcb。[0087]配置于同一行的多个第2存储单元mcb共同连接于任一条局部源线lslb。配置于同一列的多个第2存储单元mcb共同连接于任一条局部位线lblb。另外，各第2存储单元mcb包括串联连接的阻变元件mtj和选择器selb。例如，阻变元件mtj的一端与局部位线lblb连接。阻变元件mtj的另一端与选择器selb的一端连接。选择器selb的另一端与局部源线lslb连接。此外，在局部源线lslb和局部位线lblb之间的阻变元件mtj与选择器sela的连接关系也可以是相反的。第2存储单元mcb所包括的阻变元件mtj与第1存储单元mca所包括的阻变元件mtj相同。[0088]选择器selb例如是双向二极管。选择器selb与选择器sela具有同样的功能。具体而言，某个存储单元mcb所包括的选择器selb在施加于该存储单元mcb的电压低于阈值电压vthb的情况下成为截止状态，在施加于该存储单元mcb的电压为阈值电压vthb以上的情况下成为导通状态。截止状态的选择器selb作为电阻值大的绝缘体而发挥功能。在选择器selb为截止状态的情况下，在与该存储单元mcb连接的局部源线lslb和局部位线lblb之间不流通电流。导通状态的选择器selb作为电阻值小的导电体而发挥功能。在选择器selb为导通状态的情况下，在与该存储单元mcb连接的局部源线lslb和局部位线lblb之间流通电流。选择器selb的阈值电压vthb设计得高于选择器sela的阈值电压vtha。[0089][1-1-6]存储单元阵列30的构造[0090]以下，对第1实施方式中的存储单元阵列30的构造的一例进行说明。在以下参照的附图中，x方向对应于源线sl的延伸方向，y方向对应于位线bl的延伸方向，z方向对应于与形成存储器件20所使用的半导体基板的表面相对的铅直方向。在立体图中，为了使图更易查看而适当地添加了影线。添加于立体图的影线不一定与添加了影线的构成要素的素材、特性相关。在立体图和剖视图中，为了使图更易查看而将各构成要素适当进行了简化或者省略。[0091](存储矩阵mat的立体构造)[0092]图8是表示第1实施方式涉及的存储器件20中的存储矩阵mat的立体构造的一例的立体图。存储矩阵mat的构造在第1存储区域rg1和第2存储区域rg2之间类似。在本项目中，对在存储矩阵mata和matb之间类似的立体构造的一例进行说明。如图8所示，存储矩阵mat包括多个导电体层40以及多个导电体层41。[0093]多个导电体层40中的每一个具有在x方向延伸的部分。多个导电体层40沿y方向排列设置，相互分离。各导电体层40被用作局部源线lsl。[0094]多个导电体层41中的每一个具有在y方向延伸的部分。多个导电体层41沿x方向排列设置，相互分离。各导电体层41被用作局部位线lbl。[0095]另外，多个导电体层41设置在多个导电体层40的上方。而且，在多个导电体层40与多个导电体层41交叉的部分分别设置有一个存储单元mc。具体而言，在导电体层40之上设置有选择器sel。在选择器sel之上设置有阻变元件mtj。在阻变元件mtj之上设置有导电体层41。[0096]在存储矩阵mata和matb之间，第1存储单元mca的剖面构造与第2存储单元mcb的剖面构造是不同的。以下，依次对第1存储单元mca的剖面构造和第2存储单元mcb的剖面构造进行说明。[0097](存储单元mca的剖面构造)[0098]图9是表示第1实施方式涉及的存储器件20中的第1存储单元mca的剖面构造的一例的剖视图。如图9所示，第1存储单元mca例如包括下部电极50、氧化硅膜51a、上部电极52、铁磁性层60、非磁性层61以及铁磁性层62。[0099]下部电极50、氧化硅膜51a和上部电极52的组对应于选择器sela。下部电极50设置在导电体层40(局部源线lsla)之上。氧化硅膜51a设置在下部电极50之上。上部电极52设置在氧化硅膜51a之上。下部电极50和上部电极52分别包含有tin、tan等。氧化硅膜51a中掺杂有砷(as)。氧化硅膜51a中的as浓度为30(at％：原子百分比)以上。以下，将氧化硅膜51a的沿z方向的厚度(膜厚)称为“ft1”。[0100]铁磁性层60、非磁性层61和铁磁性层62的组对应于阻变元件mtj。铁磁性层60设置在上部电极52之上。非磁性层61设置在铁磁性层60之上。铁磁性层62设置在非磁性层61之上。在铁磁性层62之上设置有导电体层41(局部位线lbla)。[0101]铁磁性层60和62分别由铁磁性体构成，具有与膜面垂直的磁化方向。例如设为铁磁性层60的磁化方向固定、铁磁性层62的磁化方向可变。在该情况下，铁磁性层60作为mtj元件的参照层(reference layer)而发挥功能，铁磁性层62作为mtj元件的存储层(storage layer)而发挥功能。非磁性层61由mgo等绝缘体构成，作为隧道势垒层(tunnel barrier layer)而发挥功能。铁磁性层60和62与非磁性层61一起形成磁隧道结。这种阻变元件mtj作为利用tmr(tunneling magnetoresistive，隧道式磁阻)效应的垂直磁化型的mtj元件而发挥功能。[0102]阻变元件mtj根据铁磁性层60和62各自的磁化方向的相对关系，可取低阻态和高阻态中的某一方。而且，阻变元件mtj根据铁磁性层62(存储层)的磁化方向存储数据。例如，参照层与存储层的磁化方向为反平行状态(ap状态)的阻变元件mtj是高阻态(数据“1”)。另一方面，参照层与存储层的磁化方向为平行状态(p状态)的阻变元件mtj是低阻态(数据“0”)。[0103]在本例中，阻变元件mtj在从铁磁性层60向铁磁性层62的方向流通了写入电流的情况下成为ap状态，在从铁磁性层62向铁磁性层60的方向流通了写入电流的情况下成为p状态。这样针对阻变元件mtj通过使写入电流流通而向存储层和参照层注入自旋转矩并控制存储层的磁化方向的写入方法被称为自旋注入写入方式。阻变元件mtj构成为，在大小为能够使铁磁性层62的磁化方向反转的电流流通于阻变元件mtj的情况下，铁磁性层60的磁化方向不发生变化。[0104]此外，在本说明书中，“磁化方向可变”表示磁化方向因写入电流而改变。“磁化方向固定”表示磁化方向不因写入电流改变。在阻变元件mtj中，存储层与参照层的配置也可以被交换。另外，阻变元件mtj也可以具备其他层。例如，阻变元件mtj也可以具备抑制参照层的漏磁场的影响的移位取消层(shift cancel layer)、saf(synthetic anti-ferromagnetic，合成抗铁磁)构造等。[0105](存储单元mcb的剖面构造)[0106]图10是表示第1实施方式涉及的存储器件20中的第2存储单元mcb的剖面构造的一例的剖视图。如图10所示，第2存储单元mcb例如包括下部电极50、氧化硅膜51b、上部电极52、铁磁性层60、非磁性层61以及铁磁性层62。[0107]下部电极50、氧化硅膜51b和上部电极52的组对应于选择器selb。下部电极50设置在导电体层40(局部源线lslb)之上。氧化硅膜51b设置在下部电极50之上。氧化硅膜51b的沿z方向的厚度ft2与氧化硅膜51a的厚度ft1大致相等。上部电极52设置在氧化硅膜51b之上。[0108]另外，与氧化硅膜51a同样地，氧化硅膜51b中也掺杂有砷。氧化硅膜51b中的as浓度为10(at％)以下。也即是说，在第1实施方式涉及的存储器件20中，设计为在小的(small)mat(mata)中使用的选择器sela的as浓度(≥30(at％))高于在大的(large)mat(matb)中使用的选择器selb的as浓度(≤10(at％))。选择器sela的as浓度与选择器selb的as浓度至少相差一位数。而且，选择器sela和selb的阈值电压的差异基于as浓度的差异来设计。存储单元mcb的其他构造与存储单元mca是同样的。[0109][1-2]动作[0110]图11是表示第1实施方式涉及的存储器件20的读取动作的一例的概略图，表示了在某个时刻施加于各布线的电压的一例。如图11所示，在读取动作中，存储器件20执行选择出一条位线bl和一条源线sl的读取动作。以下，例示选择了局部位线lbl0和局部源线lsl0的情况下的读取动作。[0111]此外，在以下的说明中，将所选择的存储单元mc称为选择存储单元mc。将与选择存储单元mc相关联的局部源线lsl和局部位线lbl的组分别称为选择局部源线和选择局部位线。将除选择局部源线以外的局部源线lsl称为非选择局部源线。将除选择局部位线以外的局部位线lbl称为非选择局部位线。将与选择局部源线连接且与非选择局部位线连接的存储单元mc、和与选择局部位线连接且与非选择局部源线连接的存储单元mc的每一个称为半选择存储单元mc。[0112]在读取动作中，选择局部源线(lsl0)被施加vss。非选择局部源线(lsl1、lsl2、……)中的每一条被施加vread/2。选择局部位线(lbl0)被施加vread。非选择局部位线(lbl1、lbl2、……)中的每一条被施加vread/2。vss是接地电压。vread是比vss高的读取电压。优选为，分别施加于非选择局部源线和非选择局部位线的电压大致相同。[0113]由此，选择存储单元(mc00)被施加第1方向(从局部源线lsl向局部位线lbl的方向)的电压。与选择局部位线(lbl0)连接的半选择存储单元(mc01、mc02、……)被施加第1方向的电压。与选择局部源线(lsl0)连接的半选择存储单元(mc10、mc20、……)被施加第1方向的电压。由于在非选择存储单元mc的两端施加有大致相同的电压，因此非选择存储单元mc的两端的电压差得到抑制。[0114]选择存储单元mc的两端的电压差大于半选择存储单元mc的两端的电压差，且在选择器sel的阈值电压以上。另一方面，半选择存储单元mc的两端的电压差小于选择器sel的阈值电压。其结果，经由选择存储单元(mc00)的读取电流能够从选择局部位线(lbl)流向选择局部源线(lsl0)。另一方面，抑制了经由非选择存储单元mc的电流在非选择局部位线lbl和非选择局部源线lsl之间流通。再者，抑制了经由半选择存储单元mc的电流在选择局部位线(lbl0)和非选择局部源线lsl之间或者在非选择局部位线lbl和选择局部源线(lsl0)之间流通。[0115]流通于选择存储单元mc的读取电流的大小根据选择存储单元mc所包括的阻变元件mtj的阻态发生变化。因此，读取电路32通过经由与选择局部位线lbl连接的全局位线gbl，检测经由选择存储单元mc流通的读取电流，能够判定选择存储单元mc所存储的数据。[0116]如上所述，在具有使用二端子型的选择器sel的存储单元mc的存储器件20的读取动作中，存在半选择存储单元mc。在写入动作中也存在半选择存储单元mc。在第1实施方式涉及的存储器件20中，由于在存储矩阵mata中使用的选择器sela的阈值电压与在存储矩阵matb中使用的选择器selb的阈值电压不同，因此优选为在存储矩阵mata和matb中分别将在读取动作中使用的读取电压vread和/或在写入动作中的写入电压的设定优化。[0117][1-3]制造方法[0118]图12是表示第1实施方式涉及的存储器件20的制造方法的一例的流程图。图13～图18分别是表示第1实施方式涉及的存储器件20的制造过程中的剖面构造的一例的剖视图，表示了包括第1存储区域rg1和第2存储区域rg2的剖面。以下，适当参照图12，对第1实施方式中的选择器sela和selb以及mtj元件的形成方法的一例进行说明。[0119]首先，如图13所示，形成下部电极50以及氧化硅膜51(步骤s10)。具体而言，在导电体层40(局部源线lsl)之上依次层叠被用作下部电极50的导电体以及氧化硅膜51。[0120]接着，如图14所示，向氧化硅膜51注入as离子(步骤s11)。具体而言，通过使用as离子的离子注入处理，对氧化硅膜51掺杂砷。在该离子注入处理中，设定为使氧化硅膜51中的as浓度成为选择器selb的设计值的as浓度。也即是说，通过步骤s11的处理，形成氧化硅膜51b。[0121]接着，如图15所示，形成掩模(mask)pr1(步骤s12)。例如利用光刻(photolithography)形成掩模pr1。掩模pr1覆盖与第2存储区域rg2对应的部分。另一方面，在掩模pr1，与第1存储区域rg1对应的部分开口。也即是说，在第1存储区域rg1内，氧化硅膜51b的表面露出。[0122]接着，如图16所示，向氧化硅膜51b注入as离子(步骤s13)。具体而言，利用掩模pr1执行使用as离子的离子注入处理。在该情况下，对掩模pr1的开口部分、即第1存储区域rg1内的氧化硅膜51b掺杂砷。在该离子注入处理中，设定为使第1存储区域rg1内的氧化硅膜51b中的as浓度成为选择器sela的设计值的as浓度。也即是说，通过步骤s13的处理，在第1存储区域rg1内形成氧化硅膜51a。其结果，形成氧化硅膜51的as浓度在第1存储区域rg1和第2存储区域rg2内不同的构造。[0123]接着，去除掩模pr1(步骤s14)。[0124]接着，如图17所示，形成上部电极52、铁磁性层60、非磁性层61以及铁磁性层62(步骤s15)。具体而言，在氧化硅膜51a和51b之上依次层叠被用作上部电极52的导电体、铁磁性层60、非磁性层61以及铁磁性层62。[0125]接着，如图18所示，按存储单元mc分离层叠构造(步骤s16)。该“层叠构造”包含与选择器sel对应的层叠构造(下部电极50、氧化硅膜51a和51b、上部电极52)以及与阻变元件mtj对应的层叠构造(铁磁性层60、非磁性层61、铁磁性层62)。[0126]简单来讲，首先，形成覆盖与局部源线lsl对应的部分的硬掩模hm。然后，使用硬掩模hm，执行rie(reactive ion etching，反应离子刻蚀)等各向异性蚀刻处理。由此，例如铁磁性层62、非磁性层61、铁磁性层60、上部电极52、氧化硅膜51a和51b、下部电极50以及导电体层40各自被分割。[0127]此后，虽然省略了图示，但例如形成具有沿着图18的进深方向(x方向)延伸的多个开口部的硬掩模，执行使用该硬掩模的各向异性蚀刻。其结果，形成各自与一条局部位线lbl和一条局部源线lsl连接的存储单元mc的构造。形成于第1存储区域rg1的存储单元mc对应于包括使用氧化硅膜51a的选择器sela的存储单元mca。形成于第2存储区域rg2的存储单元对应于包括使用氧化硅膜51b的选择器selb的存储单元mcb。[0128]通过以上说明的制造工序，形成第1实施方式中的选择器sela和selb以及存储单元mc。此外，掺杂于氧化硅膜51a和51b的杂质通过离子注入处理后的热处理被活性化。掺杂于氧化硅膜51a和51b的杂质被活性化的定时可以适当设定。另外，也可以在以上说明的各处理之间追加不同的处理，还可以根据选择器sel、阻变元件mtj的构造，增加在步骤s10、步骤s15的处理中形成的层的数量和种类。也可以去除硬掩模hm，还可以在硬掩模hm上连接局部位线lbl。[0129](选择器sela和selb的详细设计)[0130]图19是表示第1实施方式涉及的存储器件20中的第1存储单元mca和第2存储单元mcb之间的选择器膜厚与剂量的相关性的图表。图19的横轴表示选择器膜厚、即氧化硅膜51的膜厚。图19的纵轴用对数标尺表示as-dose(log)、即在离子注入处理时的砷(as)的剂量的设定。以下，参照图19，对第1实施方式涉及的存储器件20中的选择器sela和selb的形成所使用的离子注入处理的设定的一例进行说明。[0131]在选择器膜厚为10nm的情况下，若执行将as的剂量设定为多于1017的离子注入处理，则相应选择器sel的as浓度能变得高于30(at％)。另外，在选择器膜厚为15nm的情况下，若执行将as的剂量设定为多于1018的离子注入处理，则相应选择器sel的as浓度能变得高于30(at％)。应用这些设定的离子注入处理(例如步骤s13)能够形成具有适于小的mat(mata)的浓度的氧化硅膜51a。[0132]在选择器膜厚为10nm的情况下，若执行将as的剂量设定为少于1016的离子注入处理，则相应选择器sel的as浓度能变得低于10(at％)。另外，在选择器膜厚为15nm的情况下，若执行将as的剂量设定为少于1017的离子注入处理，则相应选择器sel的as浓度能变得低于10(at％)。应用这些设定的离子注入处理(例如步骤s11)能够形成具有适于大的mat(matb)的浓度的氧化硅膜51b。[0133]如上所述，氧化硅膜51的as浓度根据离子注入处理中的as的剂量与选择器膜厚(氧化硅膜51的膜厚)的相关性决定。只要能够形成在选择器sela和selb各自中适当的as浓度的氧化硅膜51，则也可以使用除上述的设定以外的设定。[0134]在第1实施方式涉及的存储器件20中，存储单元mca的选择器膜厚与存储单元mcb的选择器膜厚大致相等。为此，以优选高浓度地掺杂as的第1存储区域rg1内的氧化硅膜51为对象，执行多次离子注入处理。不限定于此，也可以分别执行以选择器sela为对象的离子注入处理和以选择器selb为对象的离子注入处理。在该情况下，通过使用选择器sela的区域开口的掩模的一次离子注入处理来形成氧化硅膜51a，通过使用选择器selb的区域开口的掩模的一次离子注入处理来形成氧化硅膜51b。[0135][1-4]第1实施方式的效果[0136]根据以上说明的第1实施方式涉及的存储系统1，能够提高存储器件20的性能。以下，对第1实施方式涉及的存储系统1的效果详细进行说明。[0137]为了使存储系统的性能最大化，优选为一个模块例如具有scm(storage class memory，储存级存储器)和dram(dynamic random access memory)。作为scm，例如使用具有交叉点(cross point)构造存储单元阵列的阻变型存储器。dram存储被频繁访问(access，存取)的数据，用作存储系统的缓冲区域。然而，对存储系统追加dram的芯片成为存储系统的成本增高的主要原因。[0138]对此，考虑将scm的存储区域的一部分如dram那样用作高速缓冲存储器。这种存储系统的构成能够抑制成本并且提高存储系统整体的性能。在使用mram这样的阻变型存储器作为scm的情况下，通过降低用于选择存储矩阵mat内的存储单元mc所使用的选择器sel的阈值电压，能够改善对于存储矩阵mat的读取动作和写入动作中的延迟时间(latency)，提高访问性能。[0139]图20是表示选择器sel的阈值电压与半选择存储单元mc的漏电流的相关性的图表。vth表示选择器sel的阈值电压(threshold voltage)。ihalf表示在读取动作时从半选择存储单元mc流出的漏电流(half selection leakage)的大小。如图20所示，选择器sel的阈值电压越低，则ihalf越大，选择器sel的阈值电压越高，则ihalf越小。[0140]具有低阈值电压的选择器sel(以下，称为低vth的选择器sel)具备良好的写入耐性(耐久性)。作为低vth的选择器sel，例如使用高浓度地掺杂有砷的氧化硅膜。另外，低vth的选择器sel由于要使其导通所需的电压低，所以能够降低动作电压，消耗功率变低。另外，为了准确地判定存储单元mc的数据，需要抑制ihalf的总量。ihalf可能会成为读取选择存储单元mc的数据时的噪声。因此，在使用可能产生高的ihalf的低vth的选择器sel的情况下，优选地要抑制连接于一条局部位线lbl的存储单元mc的数量。即，使用低vth的选择器sel的存储矩阵mat难以增大尺寸，存储容量变小。[0141]另一方面，具有高阈值电压的选择器sel(以下，称为高vth的选择器sel)与低vth的选择器sel相比写入耐性较低。作为高vth的选择器sel，例如使用低浓度地掺杂有砷的氧化硅膜。高vth的选择器sel由于要使其导通所需的电压高，所以需要升高动作电压，消耗功率变高。另外，在使用与低vth的选择器sel相比ihalf可能会降低的高vth的选择器sel的情况下，能够使连接于一条局部位线lbl的存储单元mc的数量比使用低vth的选择器sel的情况下多。即，与使用低vth的选择器sel的存储矩阵mat相比，使用高vth的选择器sel的存储矩阵mat能够增大尺寸，能够增大存储容量。[0142]于是，在第1实施方式涉及的存储系统1中，存储器件20具备两种存储矩阵mata和matb，两种存储矩阵mata和matb具有不同的阈值电压的选择器sel。具体而言，存储矩阵mata具有低vth的选择器sela，具有高性能。另一方面，存储矩阵matb具有高vth的选择器selb，具有大的存储容量。[0143]图21是表示第1实施方式涉及的存储系统1的使用方法的一例的概略图，提取了存储器件20内的一个存储矩阵mata和一个存储矩阵matb来表示。如图21所示，存储系统1使存储矩阵mata存储可能会频繁访问的数据，使存储矩阵matb存储不频繁访问的数据。可能会频繁访问的数据例如是程序的计算数据。不频繁访问的数据例如是程序数据。[0144]换言之，存储控制器10在从主机装置2接收到被赋予了可能会频繁访问的属性的写入数据的情况下，指示存储器件20将该写入数据向存储矩阵mata进行写入。另一方面，存储控制器10在从主机装置2接收到被赋予了不频繁访问的属性的写入数据的情况下，指示存储器件20将该写入数据向存储矩阵matb进行写入。也即是说，存储控制器10能够根据写入数据的访问频率，变更存储器件20内的写入目的地(存储矩阵mata或者matb)。[0145]如上，第1实施方式涉及的存储系统1能够将存储矩阵mata用作如dram那样的缓冲存储器，并且将存储矩阵matb用作大容量的存储区域。其结果，第1实施方式涉及的存储系统1能够兼顾性能和存储容量，能够使芯片性能最大化。即，第1实施方式涉及的存储系统1能够提高存储器件20的性能。[0146][2]第2实施方式[0147]第2实施方式涉及的存储器件20通过在存储矩阵mata和matb之间改变选择器sel的厚度，实现与第1实施方式同样的效果。以下，对于第2实施方式涉及的存储器件20，说明与第1实施方式的不同之处。[0148][2-1]存储单元mca的剖面构造[0149]图22是表示第2实施方式涉及的存储器件20中的第1存储单元mca的剖面构造的一例的剖视图。如图22所示，第2实施方式中的第1存储单元mca具有如下构成：根据在第1实施方式中说明的第1存储单元mca，将选择器sela内的氧化硅膜51a替换为氧化硅膜51c。另一方面，第2实施方式中的第2存储单元mcb的构成与在第1实施方式中说明的第2存储单元mcb是同样的。[0150]具体而言，氧化硅膜51c中掺杂有砷。氧化硅膜51c的as浓度高于氧化硅膜51b的as浓度，且与氧化硅膜51a的as浓度大致相等。氧化硅膜51c的沿z方向的厚度ft3比氧化硅膜51b的厚度ft2薄。因此，第2实施方式的第1存储单元mca的高度低于第2存储单元mcb的高度。与第1实施方式同样，选择器sela的阈值电压低于选择器selb的阈值电压。第2实施方式涉及的第1存储单元mca的其他构造与在第1实施方式中说明的第1存储单元mca是同样的。另外，第2实施方式涉及的存储系统1的其他构成与第1实施方式是同样的。[0151][2-2]制造方法[0152]图23是表示第2实施方式涉及的存储器件20的制造方法的一例的流程图。图24～图28分别是表示第2实施方式涉及的存储器件20的制造过程中的剖面构造的一例的剖视图，表示了包括第1存储区域rg1和第2存储区域rg2的剖面。以下，适当参照图23，对第2实施方式中的选择器sela和selb以及mtj元件的形成方法的一例进行说明。[0153]首先，与第1实施方式同样地，形成下部电极50以及氧化硅膜51(步骤s10)。[0154]接着，如图24所示，形成掩模pr2(步骤s20)。例如利用光刻形成掩模pr2。掩模pr2覆盖与第2存储区域rg2对应的部分。另一方面，在掩模pr2，与第1存储区域rg1对应的部分开口。也即是说，在第1存储区域rg1内，氧化硅膜51的表面露出。[0155]接着，如图25所示，将氧化硅膜51的一部分进行蚀刻(步骤s21)。具体而言，执行使用掩模pr2的蚀刻处理，将在掩模pr2的开口部分(第1存储区域rg1)露出的氧化硅膜51进行蚀刻，由掩模pr2保护被掩模pr2覆盖的部分(第2存储区域rg2)的氧化硅膜51。于是，第1存储区域rg1内的氧化硅膜51的膜厚变得比第2存储区域rg2内的氧化硅膜51的膜厚薄。第1存储区域rg1内的氧化硅膜51的膜厚对应于ft3，第2存储区域rg2内的氧化硅膜51的膜厚对应于ft2。[0156]接着，去除掩模pr2(步骤s22)。[0157]接着，如图26所示，向氧化硅膜51注入as离子(步骤s23)。具体而言，在去除了掩模pr2的状态下执行使用as离子的离子注入处理，对第1存储区域rg1内的氧化硅膜51和第2存储区域rg2内的氧化硅膜51分别掺杂砷。在该离子注入处理中，虽然一并对第1存储区域rg1和第2存储区域rg2各自掺杂砷，但是根据氧化硅膜51的膜厚，第1存储区域rg1内的as浓度与第2存储区域rg2内的as浓度之间会产生差异。在本例中，第1存储区域rg1内的氧化硅膜51的膜厚比第2存储区域rg2内的薄，因此，第1存储区域rg1内的氧化硅膜51的as浓度比第2存储区域rg2内的氧化硅膜51的高。由此，在第1存储区域rg1内形成氧化硅膜51c，在第2存储区域rg2内形成氧化硅膜51b。[0158]接着，如图27所示，与第1实施方式同样地，形成铁磁性层60、非磁性层61以及铁磁性层62(步骤s15)。在第2实施方式中，由于第1存储区域rg1内的氧化硅膜51c与第2存储区域rg2内的氧化硅膜51b的膜厚不同，因此第1存储区域rg1与第2存储区域rg2之间可能会形成水平差。[0159]接着，如图28所示，与第1实施方式同样地，按存储单元mc分离层叠构造(步骤s16)。具体而言，通过使用硬掩模hm的蚀刻处理等，铁磁性层62、非磁性层61、铁磁性层60、上部电极52、氧化硅膜51c和51b以及下部电极50各自按存储单元mc而分离。形成于第1存储区域rg1的存储单元mc对应于包括使用氧化硅膜51c的选择器sela的存储单元mca。形成于第2存储区域rg2的存储单元对应于包括使用氧化硅膜51b的选择器selb的存储单元mcb。[0160]通过以上说明的制造工序，形成第2实施方式中的选择器sela和selb以及存储单元mc。此外，掺杂于氧化硅膜51c和51b的杂质通过离子注入处理后的热处理被活性化。掺杂于氧化硅膜51c和51b的杂质被活性化的定时可以适当设定。另外，也可以在以上说明的各处理之间追加不同的处理，还可以根据选择器sel、阻变元件mtj的构造，增加在步骤s10、步骤s15的处理中形成的层的数量和种类。也可以去除硬掩模hm，还可以在硬掩模hm上连接局部位线lbl。[0161][2-3]第2实施方式的效果[0162]以上说明的第2实施方式涉及的存储系统1与第1实施方式同样地能够兼顾性能和存储容量，能够使芯片性能最大化。即，第2实施方式涉及的存储系统1与第1实施方式同样地能够提高存储器件20的性能。[0163][3]其他[0164]在第2实施方式涉及的存储器件20的制造工序中，相对于第1实施方式涉及的存储器件20的制造工序，离子注入处理的次数少，并且追加了蚀刻工序。因此，用户通过根据制造装置的能力(capacity)选择第1实施方式或者第2实施方式，能够利用与工厂的设备相应的最佳的制造工序。[0165]在上述实施方式中说明的存储单元mc的构造仅为一例。例如，存储单元mc也可以包括其他的导电体。例如，既可以在选择器sel与源线sl之间插入导电体，也可以在阻变元件mtj与位线bl之间插入导电体，还可以在选择器sel与阻变元件mtj之间插入导电体。第1存储区域rg1和第2存储区域rg2各自的面积、配置等可以适当变更。存储器件20也可以具备存储矩阵mat的尺寸不同的3种以上的存储区域rg。存储矩阵mat、子阵列sa等的尺寸不同例如可以根据包括多个存储单元mc的交叉点型的结构体的面积来比较。存储单元mca的尺寸与存储单元mcb的尺寸也可以不同。只要按存储区域rg，利用至少阈值电压不同的选择器sel即可。[0166]在上述实施方式中，以用使用磁阻效应元件的mram作为存储器件20的情况为例进行了说明，但不限定于此。各实施方式也能适用于reram(resistance random access memory)、pcm(phase change memory)、ipcm(interfacial phase change memory)、pram(phase-change ram)等其他的阻变存储器。依据存储单元mc所使用的阻变元件的种类，存储单元mc也可以存储2位以上的数据。在这种情况下，存储单元mc所包括的阻变元件可取的阻态至少为3种以上。另外，上述实施方式不论是易失性存储器还是非易失性存储器都能够适用于交叉点构造的存储单元阵列所使用的选择器sel。[0167]在上述实施方式中，对源线sl(局部源线lsl)施加电压对应于驱动电路24向读取电路32或者写入电路33供给的电压经由全局源线gsl和行选择电路rsc施加于局部源线lsl。对位线bl(局部位线lbl)施加电压对应于驱动电路24向读取电路32或者写入电路33供给的电压经由全局位线gbl和列选择电路csc施加于局部位线lbl。被施加接地电压例如对应于被施加接地电压的布线经由灌电路31接地。[0168]在本说明书中，“选择器sel的砷(as)浓度”表示了氧化硅膜51的as浓度。氧化硅膜51内的as浓度的分布例如能够通过二次离子质谱(sims：secondary ion mass spectrometry)来测定。ihalf的测定值例如通过在一个局部位线lbl被选择而被施加电压的状态下测定从其他地址(局部位线lbl)漏出的电流来获得。存储单元mc的写入耐性基于评价对象的存储单元mc中的数据的改写次数来评价。[0169]在本说明书中，“连接”表示电连接，不排除中间经由别的元件的情况。“子阵列”也可以被称为“存储区”，还可以被称为“存储单元阵列”。“第1存储区域rg1”和“第2存储区域rg2”分别也可以被称为“第1存储单元阵列”和“第2存储单元阵列”。[0170]在本说明书中，“区域”也可以被视为由形成存储器件20的半导体基板所包含的构成。例如，在规定为半导体基板包括第1存储区域rg1和第2存储区域rg2的情况下，第1存储区域rg1和第2存储区域rg2分别与半导体基板的上方的不同的区域相关联。“高度”例如对应于计测对象的构成与半导体基板的z方向的间隔。作为“高度”的基准，也可以使用半导体基板以外的构成。“存储单元mc的高度”例如对应于选择器sel的底表面与阻变元件mtj的上表面的z方向的长度。在比较存储单元mc的高度的情况下，至少基于包括选择器sel的氧化硅膜51和阻变元件mtj的部分来比较存储单元mc间的高度即可。“厚度”、“膜厚”对应于成为对象的构成的沿z方向的厚度。阻变元件mtj的尺寸既可以根据与基板平行的平面的面积来比较，也可以根据体积比较。“布线长度”例如基于在存储单元阵列30中设置为交叉点构造的部分所使用的导电体来比较。[0171]虽然说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，并非旨在限定发明的范围。这些新的实施方式可以通过其他各种方式来实施，可以在不脱离发明的宗旨的范围内进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和宗旨中，并且包含在专利权利要求书所记载的发明及其均等的范围内。









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