半导体晶片及其制造方法与流程

电气元件制品的制造及其应用技术1.本揭露实施方式是有关于一种半导体晶片及其制造方法。背景技术：2.本揭露大致上是有关于半导体元件，且特别是有关于三维(3d)记忆元件的制造方法。3.由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等等)的整合密度的不断提高，半导体工业已历经快速成长。大部分情况下，整合密度的改善来自最小特征尺寸的不断减小，这使得更多的组件可以整合到一给定面积中。技术实现要素：4.在一些实施方式中，一种半导体晶片包含第一半导体元件包含：第一元件部包含记忆元件的第一子阵列，以及第一接合部在第一方向上邻设于第一元件部，第一接合部在垂直方向上具有楼梯状外形。第二半导体元件包含：第二元件部在第一方向上邻近于第一元件部且与第一接合部相对，第二元件部包含记忆元件的第二子阵列；以及第二接合部在第一方向上邻设于第二元件部且与第一接合部相对，第二接合部在垂直方向上亦具有楼梯状外形。第一半导体元件与第二半导体元件电性隔离。5.在一些实施方式中，一种半导体晶片的制造方法包含：提供包含交替堆叠在彼此上的多个绝缘层与多个牺牲层的堆叠。此方法包含形成第一接合部于半导体晶片的第一端上以及第二接合部于半导体晶片的第二端上，第二端在第一方向上相对于第一端，每一第一接合部与第二接合部在垂直方向上具有楼梯状外形。元件结构的阵列形成在第一接合部与第二接合部之间。多个第一沟槽沿第一方向穿设于介于包含在元件结构的阵列中的每列元件结构之间的堆叠中，第二沟槽沿垂直于第一方向的第二方向穿设于堆叠中，第二沟槽将元件结构的阵列分成包含在第一元件部中的元件结构的第一子阵列、以及包含在第二元件部中的元件结构的第二子阵列，第二元件部与第一元件部电性隔离。透过取代牺牲层来形成栅极层，借以在第一元件部中形成第一子阵列的记忆元件、以及在第二元件部中形成第二子阵列的记忆元件。以绝缘材料填充多个第一沟槽与第二沟槽。6.在一些实施方式中，一种半导体晶片的制造方法包含：提供包含交替堆叠在彼此上的多个绝缘层与多个牺牲层的堆叠，使得多个绝缘层的一者形成堆叠的最底层，多个绝缘层的另一者形成堆叠的最上层。此方法包含形成第一接合部于半导体晶片的第一端上以及第二接合部于半导体晶片的第二端上，第二端在第一方向上与第一端相对，每一第一接合部与第二接合部在垂直方向上具有楼梯状外形。凹洞的阵列蚀刻穿过第一接合部与第二接合部之间的堆叠。元件结构形成在每个凹洞中，借以形成元件结构的阵列。将元件结构的阵列分成元件结构的第一子阵列与第二子阵列。透过取代多个牺牲层来形成多个栅极层，借以形成位于第一元件部中的记忆元件的第一子阵列、以及位于第二元件部中的记忆元件的第二子阵列，第二元件部与第一元件部电性隔离。附图说明7.从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或缩减。8.图1是绘示依照一实施方式的一种包含第一半导体元件与第二半导体元件的半导体晶片的上视图；9.图2是绘示依照一实施方式的一种图1的第一半导体元件与第二半导体元件所包含的多个记忆元件中的一记忆元件的上视图；10.图3是绘示沿图2的线x-x所撷取的图2的记忆元件的透视剖面图；11.图4a至图4d是绘示依照一些实施方式的具有不同形状的多个记忆元件的上视图；12.图5a与图5b是绘示依照一些实施方式的一种包含第一半导体元件与第二半导体元件的半导体晶片的制造方法的流程示意图；13.图6、图7、图8、图9、图10、图11、图12、图13、图14、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、以及图20是绘示依照一些实施方式的利用图5a与图5b的方法所制造的一个例示半导体元件(或此例示半导体元件的一部分)在各个制造阶段期间的各个剖面图。14.【符号说明】15.100:半导体晶片16.102a:第一半导体元件17.102b:第二半导体元件18.104a:第一元件部19.104b:第二元件部20.106a:第一接合部/接合部21.106b:第二接合部/接合部22.107:基材23.108:堆叠24.108a:轴向端部25.108b:轴向端部26.108c:中央部27.109:元件结构28.110:记忆元件29.110a:记忆元件30.110b:记忆元件31.110c:记忆元件32.110d:记忆元件33.111:牺牲层34.112:绝缘层35.114:记忆层36.116:通道层37.118:内间隙壁38.120:源极39.122:漏极40.124:栅极层41.126:层间介电质42.128:凹洞43.130:罩幕层44.132:第一沟槽45.134:第二沟槽46.136:水平隔离墙47.138:隔离墙48.200:方法49.202:操作50.204:操作51.206:操作52.208:操作53.210:操作54.212:操作55.214:操作56.216:操作57.218:操作58.220:操作59.222:操作60.224:操作61.226:操作62.228:操作63.230:操作64.232:操作65.234:操作66.300:半导体晶片67.a:箭头68.b:箭头69.c:箭头70.d:箭头71.e:箭头72.f:箭头73.x-x:线74.y-y:线具体实施方式75.以下的揭露提供了许多不同实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件与安排的特定例子是用以简化本揭露。当然这些仅为例子，并非用以作为限制。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。此外，本揭露可能会在各实施例中重复参考数字及/或文字。这样的重复是基于简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。76.另外，在此可能会使用空间相对用语，例如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”、“顶部(top)”、“底部(bottom)”、与类似用语，以方便说明如附图所绘示的一构件或一特征与另一(另一些)构件或特征之间的关系。除了在图中所绘示的方位外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其他方位上)，因此可以同样的方式来解释在此所使用的空间相对描述符号。77.通常，三维记忆体包含形成在绝缘层和栅极层的堆叠中的记忆元件的阵列，且可能包含双栅极。这样的双栅极结构可提供较高的蚀刻深宽比。在制作期间，形成包含记忆元件阵列的晶片，借以在此记忆体元件阵列的任意侧上形成接合部(interface portion)，而允许与阵列中所包含的记忆元件的电性接合。这样的接合部可具有楼梯状外形。然而，楼梯状外形接合部中只有一个用于电性接合(例如，栅极对控制器或驱动器的电性耦合)，而因其他楼梯状接合部未用于电性接合，因此降低了有效晶片面积。因此，有多个三维记忆晶片的大面积晶圆包含未使用的额外接合部。78.本揭露的实施方式在形成半导体晶片的背景下讨论，特别是在形成例如栅极全环绕(gaa)记忆元件的三维记忆元件的背景下，这些记忆元件形成在绝缘与栅极层的堆叠中。举例而言，本揭露提供半导体晶片，这些半导体晶片包含彼此相邻形成但彼此电性隔离的第一半导体元件与第二半导体元件。每个半导体元件包含具有楼梯状外形的接合部。因此，晶片并没有包含未使用的接合部，进而节省了晶圆面积，且每个晶圆具有更多的晶片。79.图1是绘示依照一实施方式的一种包含第一半导体元件102a与第二半导体元件102b的半导体晶片100的透视图。第一半导体元件102a包含第一元件部104a以及第一接合部106a，第一元件部104a包含第一子阵列的记忆体元件110，第一接合部106a在第一方向，例如x方向上邻近第一元件部104a。第一接合部106a在垂直方向或z方向上具有楼梯状或阶梯状外形，如在此稍后进一步的详细描述。第二半导体元件102b邻设于第一半导体元件102a且与第一接合部106a相对，以使得第一半导体元件102a与第二半导体元件102b电性隔离。80.第二半导体元件102b包含第二元件部104b，第二元件部104b在第一方向(即，x方向)上邻近第一元件部104a且与第一接合部106a相对。在第一元件部104a与第二元件部104b之间插入隔离墙138，而将第一元件部104a与第二元件部104b电性隔离。第二元件部104b包含第二阵列的记忆元件110。第二半导体元件102b亦包含第二接合部106b，第二接合部106b在第一方向上邻设于第二元件部104b且与第一接合部106a相对。换句话说，第一接合部106a与第二接合部106b位于半导体晶片100的相对轴向端。类似于第一接合部106a，第二接合部106b在垂直方向(即，z方向)上具有楼梯状外形。第一半导体元件102a与第二半导体元件102b均可设于基材(例如，硅基材)上。此外，多个水平隔离墙136将相邻列的记忆元件110彼此电性隔离。81.图2为依照一实施方式的包含在半导体晶片100中的记忆元件110的上视图。图3为沿图2的线x-x所撷取的图2的记忆元件110的透视剖面图。记忆元件110包含源极120与漏极122，漏极122透过内间隙壁118在第一方向或x方向上与源极120分开。源极120与漏极122可包含导电材料(例如，n型或p型掺杂的半导体，如硅、硅锗等等)，且可利用沉积制程、磊晶成长制程、或任何其他适合制程来形成。82.内间隙壁118延伸在源极120与漏极122之间。内间隙壁118可由电性绝缘材料，例如氮化硅(sin)、氧化硅(sio)、碳氮化硅(sicn)、氮碳氧化硅(siocn)、氮氧化硅(sion)等等所形成。83.通道层116设于源极120、漏极122、与内间隙壁118的径向外表面上，因此通道层116环绕源极120、漏极122、与内间隙壁118，且沿z方向延伸。在一些实施方式中，通道层116可由半导体材料，例如硅(例如，多晶硅或单晶硅)、锗、硅锗、碳化硅(sic)等等所形成。84.记忆层114设于通道层116的径向外表面上，因此记忆层114环绕通道层116。在一些实施方式中，记忆层114可包含铁电材料，例如锆钛酸铅(pzt)、铅锆/钛酸盐(pbzr/tio3)、钛酸钡(batio3)、钛酸铅(pbtio2)等等。85.记忆元件110亦包含环绕记忆层114的堆叠108。如图3所示，堆叠108包含在垂直方向或z方向上交替堆叠于彼此之上的多个绝缘层112与多个栅极层124，因此绝缘层112与栅极层124环绕记忆层114。虽然图3仅示出了一个栅极层124与二个绝缘层112，但应当理解的是堆叠108可包含任意数量且在垂直方向上交替堆叠在彼此之上的绝缘层112与栅极层124。在一些实施方式中，堆叠108的最上层与最底层可包含多个绝缘层112中的一个绝缘层112。最下面的绝缘层112可设于基材上。86.绝缘层112可包含氮化硅(sin)、氧化硅(sio)、碳氮化硅(sicn)、氮碳氧化硅(siocn)、氮氧化硅(sion)等等。此外，栅极层124可由例如金属的导电材料或高介电常数介电材料所形成，金属例如为钨(w)、铜(cu)、钴(co)等等，高介电常数介电材料例如为氧化铪(hfo)、氮化钽(tan)等等。87.如图1所示，绝缘层112与栅极层124分别从第一元件部104a或第二元件部104b延伸到它们相应的第一接合部106a与第二接合部106b。绝缘层112与栅极层124具有一长度，使得最下面的第一对绝缘层112与栅极层124具有比后续的第二对绝缘层112与栅极层124较长的长度，后续的第二对绝缘层112与栅极层124沿z方向紧接地设于最下面那对的上方。类似地，沿z方向设于第二对的上方的后续的第三对绝缘层112与栅极层124具有较第二对短的长度，如此一来，每个后续对具有比紧接设于其下方的前一对较短的长度。88.在一些实施方式中，第一接合部106a与第二接合部106b包含层间介电质(ild)126设于形成接合部106a/106b的部分绝缘层112与栅极层124上。在这样的实施方式中，介层窗可在预设位置处穿设于层间介电质126中，以允许对栅极层124的下部进行电子存取。每个栅极层124从对应的接合部106a/106b沿第一方向(例如，x方向)延伸直到隔离墙138，因此第一半导体元件102a中所包含的栅极层124透过隔离墙138与第二半导体元件102b中所包含的栅极层124电性隔离。层间介电质126的介电材料可包含氧化硅(sio)、磷硅玻璃(psg)、硼硅玻璃(bsg)、硼掺杂的磷硅玻璃(bpsg)、未掺杂硅玻璃(usg)、或其组合。89.堆叠108中的最上层可为绝缘层112，此绝缘层112具有比紧接设于其下的栅极层124短的长度，且接合部106a/106b由设置在顶部绝缘层112下方的后续层的一部分形成。从最上层的绝缘层112到最底层的绝缘层112，后续的绝缘层112与栅极层124对的长度的阶梯式增加导致接合部106a/106b在垂直或z方向上具有楼梯状或阶梯状外形，而每对中的栅极层124的一部分在接合部106a/106b中形成每一阶的顶部暴露层。接合部106a/106b提供电性连接界面，而允许控制器或驱动器电性耦合栅极层124。通过对栅极层124施加电压来激发栅极层124，使电流从源极120流到漏极122，如箭头a所指。90.图1与图2显示出每个记忆元件110在x-y平面上具有矩形形状。在其他实施方式中，记忆元件110可具有任何适合形状。举例而言，图4a示出记忆元件110a在x-y平面中具有矩形形状，而记忆元件110a的轴向端部呈圆形。类似地，图4b示出记忆元件110b在x-y平面中具有扁圆或椭圆形状，图4c示出记忆元件110c在x-y平面中具有圆形形状，图4d示出记忆元件110d在x-y平面中具有正方形形状。91.图5a与图5b是绘示依照一些实施方式的一种形成半导体晶片300，例如三维栅极全环绕记忆元件的方法200的流程图。举例而言，方法200的至少一些操作(或步骤)可用来形成栅极全环绕记忆元件(例如，半导体晶片100)、纳米片晶体管元件、纳米线晶体管元件、垂直晶体管元件、栅极全环绕(gaa)晶体管元件、或类似元件。应注意的是，方法200仅为示例，并不用以限制本揭露。因此，可理解的是，可在图5a与图5b的方法200之前、期间、和之后提供额外的操作，在此可能仅简要描述一些其他操作。在一些实施方式中，方法200的操作可能与示例半导体晶片300在分别如图6、图7、图8、图9、图10、图11、图12、图13、图14、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、以及图20所示的各个制造阶段的剖面图相关联，将在下面更详细讨论。虽然关于代表栅极全环绕记忆元件的半导体晶片300描述了方法200的各个操作与绘示于图6、图7、图8、图9、图10、图11、图12、图13、图14、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、以及图20相关的附图，但这些操作同样适用于任何其他半导体元件(例如，栅极全环绕场效晶体管元件、纳米片晶体管元件、纳米线晶体管元件、垂直晶体管元件等等)。虽然图6至图20绘示出包含多个记忆元件110的半导体晶片300，可以理解的是，半导体晶片300可包括许多其他元件，例如电感器、保险丝、电容器、线圈等等，为了图示的清楚的目的，在图6至图20中并未绘示出。92.方法200通常可包含提供堆叠，此堆叠包含交替堆叠在彼此的顶部的多个绝缘层与多个牺牲层。绝缘层中的一个可形成底层，且绝缘层中的另一个可形成堆叠的顶层。方法200亦包含形成第一接合部于半导体晶片的第一端上、以及第二接合部于半导体晶片的第二端上，第二端在第一方向(例如，x方向)上与第一端相对，第一接合部与第二接合部均在垂直方向(例如，z方向)上具有楼梯状外形。方法200亦可包含在第一接合部与第二接合部之间形成元件结构的阵列。举例而言，可将凹洞阵列蚀刻穿过接合部之间的堆叠，且可在每个凹洞中形成元件结构，借以形成记忆元件的阵列。方法200可亦包含将元件结构的阵列分成元件结构的第一子阵列与第二子阵列。举例而言，可沿第一方向(例如，包含在阵列中的每列元件结构之间的x方向)将多个第一沟槽穿设于堆叠中，且可沿第二方向(例如，y方向)将第二沟槽穿设于堆叠中，第二方向垂直第一方向。此第二沟槽将阵列分成包含在第一元件部中的元件结构的第一子阵列以及包含在第二元件部中的元件结构的第二子阵列，第二元件部与第一元件部电性隔离。此方法可亦包含利用取代牺牲层的方式来形成栅极层，借以在第一元件部中形成记忆元件的第一子阵列以及在第二元件部中形成记忆元件的第二子阵列。最后，以绝缘材料填充此多个第一沟槽和第二沟槽，借以形成包含彼此电性隔离的第一半导体元件与第二半导体元件的半导体晶片。93.进一步详述，方法200始于操作202，操作202包含提供基材，例如图6所示的基材107。基材107可为可被掺杂或未掺杂(例如，以p型或n型掺质)的半导体基材，例如块体半导体、绝缘体上半导体(soi)基材、或类似基材。基材107可为晶圆，例如硅晶圆。通常，绝缘体上半导体基材包含形成在绝缘层上的一层半导体材料。绝缘层可例如为氧化埋(box)层、氧化硅(sio)层、氮化硅(sin)层、或类似层。绝缘层提供在基材上，一般为硅或玻璃基材。亦可使用其他基材，例如多层或梯度基材。在一些实施方式中，基材107的半导体材料可包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包含硅锗(sige)、磷化镓砷(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)、及/或、磷化镓铟砷(gainasp)；或其组合。94.在操作204中，形成堆叠(例如，图6所示的堆叠108)于基材107上。堆叠包含在垂直方向(例如，z方向)上交替堆叠在彼此的顶部上的多个绝缘层(例如，绝缘层112)与多个牺牲层(例如，图6所示的牺牲层111)。对应于操作202与204，图6为堆叠108设于基材107上的上透视图。绝缘层112与牺牲层111在z方向上交替设于彼此的顶部上。举例而言，牺牲层111中的一层设于绝缘层112中的一层上，接着绝缘层112中的另一层设于此牺牲层111上，依此类推。如图6所示，堆叠108的最上层(例如，最远离基材107的层)与最底层(例如，最靠近基材107的层)可包含绝缘层112。虽然图6将堆叠108显示为包含5个绝缘层112与4个牺牲层，然堆叠108可包含任意数量的绝缘层112与牺牲层111(例如，4、5、6、7、8、或更多)。在许多实施方式中，若堆叠108中的牺牲层111的数量为n，则堆叠108中的绝缘层112的数量可为n+1。95.此多个绝缘层112中的每一层可具有大约相同的厚度，例如在包含端值在内的约5nm至约100nm的范围内。此外，牺牲层111可具有与绝缘层112相同的厚度或不同的厚度。牺牲层111的厚度可在几纳米至几十纳米的范围内(例如，在包含端值在内的5nm至100nm的范围内)。96.绝缘层112与牺牲层111具有不同的组成。在许多实施方式中，绝缘层112与牺牲层111具有在个别层之间提供不同氧化速率及/或不同蚀刻选择性的组成。在一些实施方式中，绝缘层112可由氧化硅(sio)形成，且牺牲层111可由氮化硅(sin)形成。牺牲层111仅是最终被去除的间隔层，且不会形成半导体晶片300的主动构件。97.在许多实施方式中，绝缘层112及/或牺牲层111可从基材107磊晶成长。举例而言，可利用分子束磊晶(mbe)制程、如金属有机化学气相沉积(mocvd)制程的化学气相沉积(cvd)制程、炉管化学气相沉积制程、及/或其他适合的磊晶成长制程来成长每个绝缘层112与牺牲层111。在磊晶成长期间，基材107的晶体结构向上延伸，而产生具有与基材107相同的晶体取向的绝缘层112与牺牲层111。在其他实施方式中，可使用原子层沉积(ald)制程来成长绝缘层112与牺牲层111。98.操作206至216包含在z方向上具有楼梯状或阶梯状外形的接合部的制造。举例而言，在操作206，沉积罩幕层(例如，图7所示的罩幕层130)于堆叠上，并予以图案化。举例而言，如显示堆叠108的上透视图的图7所示，罩幕层130沉积在堆叠108上，即在最上面的绝缘层112上。在一些实施方式中，罩幕层130可包含光阻(例如，正型光阻或负型光阻)，例如相同的光阻或不同的光阻的单层或多层。在其他实施方式中，罩幕层130可包含硬罩幕层，例如多晶硅罩幕层、金属罩幕层、或任何其他适合的罩幕层。99.图案化罩幕层130，以蚀刻罩幕层130在x方向上的罩幕层130较远侧的轴向端部的部分，借以减小其轴向宽度。可利用微影技术图案化罩幕层130。通常，微影技术利用形成罩幕层130的光阻材料，光阻材料经沉积、照射(曝光)、与显影，以移除光阻材料的一部分，在此例子中，此部分为罩幕层130的端部。剩余的罩幕层130保护下层材料，例如图案化的罩幕层130下方的堆叠108的一部分，免于遭受后续处理步骤，例如蚀刻。100.在操作208，蚀刻第一组或第一对的绝缘层112与牺牲层111，此第一组或第一对的绝缘层112与牺牲层111包含在x方向上罩幕层130的任一侧上的最上面的绝缘层112与最上面的牺牲层111。对应于操作208，图8为蚀刻最上面的绝缘层112与最上面的牺牲层111后，包含堆叠108的半导体晶片300的上透视图。如图8所示，应用图案化的罩幕层130来蚀刻第一组所包含的最上面的绝缘层112与最上面的牺牲层111的暴露部分，借以形成从第一组到第二组的绝缘层112与牺牲层111的台阶，第二组绝缘层112与牺牲层111紧接着设于第一组下面。在一些实施方式中，蚀刻可为非等向性蚀刻[例如，反应性离子蚀刻(rie)、中性束蚀刻(nbe)、深反应性离子蚀刻(drie)、类似蚀刻、或其组合]，非等向性蚀刻在z方向上选择性地蚀刻最上面的绝缘层112与牺牲层111的暴露部分。[0101]在一些实施方式中，第一组的蚀刻可包含第一蚀刻以及第二后续蚀刻，第一蚀刻选择性地蚀刻绝缘层112直至暴露出下方的牺牲层111，第二后续蚀刻则蚀刻牺牲层111直至暴露出下方的绝缘层112。这样的两步骤蚀刻制程可允许下方的牺牲层111或绝缘层112在其正上方的层的一部分已被移除时作为蚀刻停止，借以防止过度蚀刻。[0102]在操作210，再次蚀刻罩幕层130，以减小其在x方向上的宽度。对应于操作210，图9是于蚀刻罩幕层130后的半导体晶片300的上透视图。如图9所示，可使用与关于操作206所描述的相同制程来蚀刻罩幕层130的轴向端部。在一些实施方式中，在操作210蚀刻与去除的罩幕层130的部分的宽度与在操作206蚀刻与去除的罩幕层130的部分的宽度相同。[0103]在操作212，蚀刻第一组的绝缘层与牺牲层，以及第二组的绝缘层与牺牲层。对应于操作212，图10是于蚀刻第一组与第二组后的半导体晶片300的上透视图。如图10所示，使用与关于操作208所述的相同制程来蚀刻第一组的绝缘层112与牺牲层111以及第二组的绝缘层112与牺牲层111，借以亦形成从第二组到紧接在第二组下方的第三组的绝缘层112与牺牲层111的台阶。此外，蚀刻亦造成第一组的绝缘层112与牺牲层111以及第二组的绝缘层112与牺牲层111在x方向上的长度的减少。这些层在长度上的减少与罩幕层130在操作210于x方向上的宽度的减少成正比。[0104]在操作214，重复操作206至212，以形成堆叠的轴向端，这些轴向端在罩幕层130的任一侧上具有楼梯状外形。举例而言，对应于操作214，图11显示出半导体晶片300的上透视图。如图11所示，重复操作206至212，直至从最下面的一组绝缘层112与牺牲层111到第一组绝缘层112与牺牲层111形成台阶为止，且从最下面的组到第一组(即，最上面的一组)绝缘层112与牺牲层111，堆叠108的轴向端部108a与108b在x方向上具有楼梯状外形。应当理解的是，最底下的绝缘层112不包含在最底下一组的绝缘层112与牺牲层111中。[0105]在操作216，蚀刻绝缘层112的暴露部分。对应于操作216，图12是半导体晶片300的上透视图。如图12所示，选择性地蚀刻(例如，使用非等向性蚀刻，如反应性离子蚀刻、中性束蚀刻、深反应性离子蚀刻、类似蚀刻、或其组合)在罩幕层130的x方向上的任一侧的堆叠108的轴向端部108a与108b所包含的绝缘层112的暴露部分。举例而言，可蚀刻罩幕层130，以减小其宽度，并蚀刻在罩幕层130的任一侧上的绝缘层112的暴露部分，以暴露出每个牺牲层111的位于绝缘层112的蚀刻部分下方的轴向端部108a与108b中的一部分。轴向端部108a与108b随后形成半导体晶片300的接合部106a与106b，如图13所示。接着，移除罩幕层130(例如，通过在溶剂或蚀刻剂中的等向性蚀刻)。在堆叠108的位于轴向端部108a与108b之间的中央部108c中形成记忆元件110的阵列，借以在此所描述的后续操作中形成第一半导体元件102a与第二半导体元件102b。[0106]在操作218，沉积层间介电质于具有楼梯状外形的堆叠的轴向端上。对应于操作218，图14是在形成层间介电质126后的半导体晶片300的上透视图。层间介电质126沉积在轴向端部108a与108b上。层间介电质126可透过在局部形成的半导体晶片300(例如，三维栅极全环绕记忆元件)上方成块沉积介电材料，以及将块状的氧化物向后研磨(例如，使用化学机械研磨)至最上面的绝缘层112的水平，使得层间介电质仅设置在轴向端部108a与108b上。层间介电质126的介电材料可包含氧化硅(sio)、磷硅玻璃(psg)、硼硅玻璃(bsg)、硼掺杂的磷硅玻璃(bpsg)、未掺杂硅玻璃(usg)、或其组合。[0107]在操作220，将凹洞的阵列蚀刻穿过接合部之间的堆叠。对应于操作220，[0108]图15a是凹洞128的阵列已形成在堆叠108的中央部108c中之后的上透视图，[0109]图15b是箭头b所指示的半导体晶片300的一部分的放大图。如图15a所示，凹洞128的阵列沿垂直方向(即，z方向)穿设于堆叠108的中央部108c中。用以形成凹洞128的蚀刻制程可包含电浆蚀刻制程，电浆蚀刻制程可具有一定量的异向性特征。举例而言，可透过使用电浆蚀刻制程(包括自由基电浆蚀刻、远端电浆蚀刻、以及其他适合的电浆蚀刻制程、反应性离子蚀刻、深反应性离子蚀刻)蚀刻堆叠108的中央部来形成凹洞128，气体源，例如氯气(cl2)、溴化氢(hbr)、四氟甲烷(cf4)、三氟甲烷(chf3)、二氟甲烷(ch2f2)、氟甲烷(ch3f)、全氟丁二烯(c4f6)、三氯化硼(bcl3)、六氟化硫(sf6)、氢气(h2)、三氟化氮(nf3)、其他适合的蚀刻气体源、及其组合，可与钝气，例如氮气(n2)、氧气(o2)、二氧化碳(co2)、二氧化硫(so2)、一氧化碳(co)、甲烷(ch4)、四氯化硅(sicl4)、其他适合的钝气、及其组合，一起使用。此外，对于电浆蚀刻制程，可使用例如氩气(ar)、氦气(he)、氖气(ne)、其他适合的稀释气体、及其组合的气体来稀释气体源及/或钝气，以形成凹洞128。作为一个非限制性的例子，可在蚀刻制程中使用10瓦至3000瓦的电源功率，0瓦至3000瓦的偏压功率，1毫托至5托的压力，以及0sccm至5000sccm的蚀刻气体流量。然而，应注意的是，亦考虑在这些范围外的电源功率、偏压功率、压力、与流量。[0110]如图15b所示，用以形成凹洞128的阵列的蚀刻穿过堆叠108的每个牺牲层111与绝缘层112，因此每个凹洞128从最上面的绝缘层112延伸穿过最下面的绝缘层112而至基材107。[0111]在操作222，在每个凹洞(例如，凹洞128)的墙上沉积记忆层(例如，记忆层114)。在操作224，于记忆层(例如，记忆层114)的径向内表面上沉积通道层(例如，通道层116)。在操作226，透过以绝缘材料填充每个凹洞方式，形成内间隙壁(例如，内间隙壁118)于每个凹洞中。在这样的方式中，元件结构形成在每个凹洞中。[0112]对应于操作222至226，图16a显示出半导体晶片300的上视图，图16b显示出箭头c所指示的半导体晶片300的一部分的放大图。如图16b所示，先设置记忆层114于每个凹洞128的墙上。记忆层114可包含铁电材料，例如锆钛酸铅(pzt)、铅锆/钛酸盐(pbzr/tio3)、钛酸钡(batio3)、钛酸铅(pbtio2)等等。可使用物理气相沉积(pvd)、化学气相沉积(cvd)、低压化学气相沉积(lpcvd)、电浆增益化学气相沉积(pecvd)、原子层沉积(ald)、分子束磊晶(mbe)、任何其他适合的制程、或其组合来形成记忆层114。可沉积共形涂层，因此记忆层114连续环绕凹洞的墙。[0113]通道层116形成在记忆层114的径向内表面上。在一些实施方式中，通道层116可由半导体材料，例如，硅(si)(例如，多晶硅或非晶硅)、锗(ge)、硅锗(sige)、碳化硅(sic)等所形成。可使用物理气相沉积(pvd)、化学气相沉积(cvd)、低压化学气相沉积(lpcvd)、电浆增益化学气相沉积(pecvd)、原子层沉积(ald)、分子束磊晶(mbe)、任何其他适合的制程、或其组合来形成通道层116。可沉积共形涂层，因此通道层116连续地位于记忆层114的径向内表面上。接着，以绝缘材料(例如，氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳化硅、碳氧化硅、氮碳氧化硅、类似材料、或其组合)填充每个凹洞128，借以形成内间隙壁118。在一些实施方式中，内间隙壁118可由与多个绝缘层112相同的材料形成。可使用物理气相沉积(pvd)、化学气相沉积(cvd)、低压化学气相沉积(lpcvd)、电浆增益化学气相沉积(pecvd)、原子层沉积(ald)、分子束磊晶(mbe)、任何其他适合的制程或其组合、高深宽比制程(harp)、另一适合制程、或其组合来形成内间隙壁118。[0114]在操作228，源极与漏极穿设于内间隙壁的相对轴向端的内间隙壁中，借以在堆叠的轴向端之间形成元件结构的阵列。对应于操作228，图17a是半导体晶片300的上透视图，图17b显示出箭头d所指示的半导体晶片300的一部分的放大图。如图17b所示，形成源极120与漏极122时，可透过先蚀刻穿过内间隙壁118的轴向端至基材107。可使用电浆蚀刻制程(包含自由基电浆蚀刻、远端电浆蚀刻、以及其他适合的电浆蚀刻制程、反应性离子蚀刻、深反应性离子蚀刻)来蚀刻内间隙壁118的轴向端，气体源，例如氯气(cl2)、溴化氢(hbr)、四氟甲烷(cf4)、三氟甲烷(chf3)、二氟甲烷(ch2f2)、氟甲烷(ch3f)、全氟丁二烯(c4f6)、三氯化硼(bcl3)、六氟化硫(sf6)、氢气(h2)、三氟化氮(nf3)、其他适合的蚀刻气体源、及其组合，可与钝气，例如氮气(n2)、氧气(o2)、二氧化碳(co2)、二氧化硫(so2)、一氧化碳(co)、甲烷(ch4)、四氯化硅(sicl4)、其他适合的钝气、及其组合，一起使用。此外，对于电浆蚀刻制程，可使用例如氩气(ar)、氦气(he)、氖气(ne)、其他适合的稀释气体、及其组合的气体来稀释气体源及/或钝气。作为一个非限制性的例子，可在蚀刻制程中使用10瓦至3000瓦的电源功率，0瓦至3000瓦的偏压功率，1毫托至5托的压力，以及0sccm至5000sccm的蚀刻气体流量。然而，应注意的是，亦考虑在这些范围外的电源功率、偏压功率、压力、与流量。[0115]接下来，可例如使用磊晶层成长制程来形成源极120与漏极122，因此源极120与漏极122位于内间隙壁118的相对轴向端且从基材107延伸至内间隙壁118的上表面，借以形成元件结构109的阵列。在一些实施方式中，可进行控制沉积步骤以形成源极120与漏极122，因此当源极120与漏极122在z方向上的高度等于堆叠108的高度时，停止沉积步骤。在其他实施方式中，可在形成源极120与漏极122后进行化学机械研磨操作，借以确保最上面的绝缘层112、记忆层114、通道层116、内间隙壁118、源极120、与漏极122的上表面均位于同一xy平面中或与最上面的绝缘层112的上表面齐平。于再其他实施方式中，源极120与漏极122的上表面可高于最上面的绝缘层112的上表面。在一些其他实施方式中，源极120与漏极122的上表面可低于最上面的绝缘层112的上表面。[0116]可应用原位掺杂(isd)以形成掺杂的源极120与漏极122，借以为元件结构109所形成的每个记忆元件110创造接面。透过将不同类型的掺质植入元件结构109的选定区域(例如，源极120与漏极122)来形成接面，以形成n型与p型场效晶体管。n型元件可透过植入砷(as)或磷(p)形成，p型元件可透过植入硼(b)形成。[0117]在操作230，多个第一沟槽沿第一方向(例如，x方向)穿设在阵列所包含的每列元件结构(例如，元件结构109)之间的堆叠(例如，堆叠108)中。第二沟槽沿垂直于第一方向的第二方向(例如，y方向)穿设于堆叠中。第二沟槽将阵列分成包含在第一元件部(例如，第一元件部104a)中的元件结构的第一子阵列与包含在第二元件部(例如，第二元件部104b)中的元件结构的第二子阵列，第二元件部与第一元件部电性隔离。[0118]对应于操作230，图18a是半导体晶片300的上透视图，其显示出多个第一沟槽132，且第二沟槽134形成在其中，图18b是箭头e所指示的半导体晶片300的一部分的放大图。如图18a所示，此多个第一沟槽132沿x方向延伸，且透过在z方向上蚀刻穿过堆叠108与层间介电质126而形成。此外，第二沟槽134沿y方向延伸，且透过蚀刻穿过堆叠108而形成，借此第二沟槽134沿着图18a所示的线y-y将半导体分成二部分–第一部分，其将于线y-y在x方向上的一侧形成第一半导体元件102a；以及第二部分，其将于线y-y在x方向上的另一侧形成第二半导体元件102b。在一些实施方式中，第二沟槽134形成在使得在第一半导体元件102a与第二半导体元件102b的每一个中包含相等数量的元件结构109的位置处。在其他实施方式中，第二沟槽134可形成在相对于第二半导体元件102b，第一半导体元件102a包含不相等数量的元件结构109的位置处。[0119]此多个第一沟槽132与第二沟槽134可同时穿过堆叠108以及层间介电质126而形成。可使用电浆蚀刻制程(包含自由基电浆蚀刻、远端电浆蚀刻、以及其他适合的电浆蚀刻制程、反应性离子蚀刻、深反应性离子蚀刻)来蚀刻堆叠108，气体源，例如氯气(cl2)、溴化氢(hbr)、四氟甲烷(cf4)、三氟甲烷(chf3)、二氟甲烷(ch2f2)、氟甲烷(ch3f)、全氟丁二烯(c4f6)、三氯化硼(bcl3)、六氟化硫(sf6)、氢气(h2)、三氟化氮(nf3)、其他适合的蚀刻气体源、及其组合，可与钝气，例如氮气(n2)、氧气(o2)、二氧化碳(co2)、二氧化硫(so2)、一氧化碳(co)、甲烷(ch4)、四氯化硅(sicl4)、其他适合的钝气、及其组合，一起使用。此外，对于电浆蚀刻制程，可使用例如氩气(ar)、氦气(he)、氖气(ne)、其他适合的稀释气体、及其组合的气体来稀释气体源及/或钝气，以形成第一沟槽132与第二沟槽134。作为一个非限制性的例子，可在蚀刻制程中使用10瓦至3000瓦的电源功率，0瓦至3000瓦的偏压功率，1毫托至5托的压力，以及0sccm至5000sccm的蚀刻气体流量。然而，应注意的是，亦考虑在这些范围外的电源功率、偏压功率、压力、与流量。[0120]在操作232，透过取代牺牲层来形成栅极层，借以形成位于第一元件部中的记忆元件的第一子阵列以及位于第二元件部中的记忆元件的第二子阵列，第二元件部与第一元件部电性隔离。对应于操作232，图19a是半导体晶片300的上透视图，其显示出透过取代牺牲层111形成的栅极层124，借以在第一半导体元件102a的第一元件部104a与第二半导体元件102b的第二元件部104b的每一个中形成记忆元件110的子阵列，图19b是箭头f所指示的半导体晶片300的一部分的放大图。如图19b所示，堆叠108的多个绝缘层112与多个栅极层124环绕在第一半导体元件102a或第二半导体元件102b内的相应列中包含的每个记忆元件110的记忆层114周围。[0121]在许多实施方式中，透过于牺牲层111曾存在的区域中填充栅极介电质及/或栅极金属的方式形成栅极层124，同时保留其他结构，例如绝缘层112、记忆层114、通道层116、内间隙壁118、源极120、与漏极122，实质上未受损伤，如此栅极层124继承由栅极层124所取代的各个牺牲层111的尺寸与外形。[0122]在许多实施方式中，栅极层124可由高介电常数介电材料形成。虽然图19b所示的每个栅极层124显示为单层，但在其他实施方式中，栅极层124可形成为多层堆叠(例如，包含栅极介电层和栅极金属层)，而仍在本揭露的范围内。栅极层124可由不同的高介电常数介电材料或类似的高介电常数介电材料形成。例示性的高介电常数介电材料包含铪(hf)、铝(al)、锆(zr)、镧(la)、镁(mg)、钡(ba)、钛(ti)、铅(pb)、及其组合的金属氧化物或硅酸盐。可使用任何适合的方法，包含例如分子束沉积(mbd)、原子层沉积(ald)、电浆增益化学气相沉积(pecvd)、与类似方法，来沉积栅极层124。[0123]在栅极层124包含栅极介电质与栅极金属的一些实施方式中，栅极金属可在对应的列中环绕记忆层114，且栅极介电质设置在栅极金属与记忆层114之间。具体地，栅极金属可包含沿垂直方向彼此邻接的多个栅极金属部分。每个栅极金属部分不仅可沿水平面(例如，x方向与y方向所扩展的平面)延伸，亦可沿垂直方向延伸。如此，二相邻的栅极金属部分可邻接在一起，以环绕记忆层114中的对应一记忆层114，且栅极介电质设置在栅极金属部分与记忆层114之间。[0124]栅极金属可包含多个金属材料的堆叠。举例而言，栅极金属可为p型功函数层、n型功函数层、其多层、或其组合。功函数层亦可称为功函数金属。例示性的p型功函数金属可包含氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、铝(al)、氮化钨(wn)、硅化锆(zrsi2)、硅化钼(mosi2)、硅化钽(tasi2)、硅化镍(nisi2)、其他适合的p型功函数材料、或其组合。例示性的n型功函数金属可包含钛(ti)、银(ag)、铝化钽(taal)、碳化钽铝(taalc)、氮化钛铝(tialn)、碳化钽(tac)、碳氮化钽(tacn)、硅氮化钽(tasin)、锰(mn)、锆(zr)、其他适合的n型功函数材料、或其组合。功函数值与功函数层的材料成分有关，因此选择功函数层的材料以调整其功函数值，因而在欲形成的元件中达到目标临界电压vt。可利用化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、及/或其他适合的制程来沉积功函数层。[0125]如图19a所示，每列记忆元件110为第一沟槽132所隔开。记忆元件110的第一子阵列电性耦合第一接合部106a，记忆元件110的第二子阵列电性耦合第二接合部106b。进一步详述，包含在第一半导体元件102a与第二半导体元件102b中的每列栅极层124电性耦合该列中的每个记忆元件110，且环绕该列中每个记忆元件110的记忆层114。在对应的层间介电质126之下，第一半导体元件102a中的每一列的栅极层124从第一半导体元件102a的第一元件部104a延伸到第一半导体元件102a的第一接合部106a。类似地，在对应的层间介电质126之下，第二半导体元件102b中的每一列的栅极层124从第二半导体元件102b的第二元件部104b延伸到第二半导体元件102b的第二接合部106b。然而，由于第二沟槽134，第一半导体元件102a的一列的栅极层124与第二半导体元件102b的对应列的栅极层124电性隔离。[0126]在操作234，以绝缘材料填充多个第一沟槽132与第二沟槽134。对应于操作234，图20显示出于第一沟槽132与第二沟槽134中沉积绝缘材料后的最终半导体晶片300的上透视图。可利用化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、及/或其他适合的制程来沉积绝缘材料。在一些实施方式中，绝缘材料可为与形成绝缘层112相同的材料(例如，氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳化硅、碳氧化硅、氮碳氧化硅、类似材料、或其组合)。[0127]如图20所示，绝缘材料在第二沟槽134中的沉积导致隔离墙138的形成，此隔离壁138将第一元件部104a与第二元件部104b分开，借此将第一半导体元件102a与第二元件部104b分开，从而将第一半导体元件102a与第二半导体元件102b分开。然而，与现有的半导体晶片不同，在现有的半导体晶片中，半导体元件包含在x轴上的一个轴向端上的用以提供电性接合的第一主动接合部，以及在相对轴向上且在元件中不起作用的第二非主动接合部，第一半导体元件102a与第二半导体元件102b中的每一个分别包含单一个主动接合部106a与106b。这导致晶圆用于形成第一半导体元件102a与第二半导体元件102b的面积减小，从而晶粒面积的节省并增加了每个晶圆的晶片数量，从而增加了产能。此外，透过以绝缘材料填充多个第一沟槽132，亦形成了多个水平隔离墙136。此多个水平隔离墙136中的每一个将相邻列的记忆元件110彼此电性隔离。[0128]在一些实施方式中，一种半导体晶片包含第一半导体元件包含：第一元件部包含记忆元件的第一子阵列，以及第一接合部在第一方向上邻设于第一元件部，第一接合部在垂直方向上具有楼梯状外形。第二半导体元件包含：第二元件部在第一方向上邻近于第一元件部且与第一接合部相对，第二元件部包含记忆元件的第二子阵列；以及第二接合部在第一方向上邻设于第二元件部且与第一接合部相对，第二接合部在垂直方向上亦具有楼梯状外形。第一半导体元件与第二半导体元件电性隔离。[0129]在一些实施例中，每一第一半导体元件与第二半导体元件设于基材上。在一些实施例中，隔离墙设于第一接合部与第二接合部之间的基材上。在一些实施例中，每一记忆元件包含：源极；漏极在第一方向上与源极分隔开；内间隙壁延伸在源极与漏极之间；通道层设于源极、漏极、与内间隙壁的多个径向外表面上；记忆层设于通道层的径向外表面上；以及堆叠环绕记忆层，堆叠包含交替堆叠在彼此之上的多个绝缘层与多个栅极层。在一些实施例中，堆叠的最上层与最底层各包含绝缘层中的一绝缘层。在一些实施例中，每一记忆元件在x-y平面上具有矩形形状或正方形形状。在一些实施例中，每一记忆元件的多个轴向端为圆形的。在一些实施例中，每一记忆元件在x-y平面上具有扁圆形形状、椭圆形形状、或圆形形状。[0130]在一些实施方式中，一种半导体晶片的制造方法包含：提供包含交替堆叠在彼此上的多个绝缘层与多个牺牲层的堆叠。此方法包含形成第一接合部于半导体晶片的第一端上以及第二接合部于半导体晶片的第二端上，第二端在第一方向上相对于第一端，每一第一接合部与第二接合部在垂直方向上具有楼梯状外形。元件结构的阵列形成在第一接合部与第二接合部之间。多个第一沟槽沿第一方向穿设于介于包含在元件结构的阵列中的每列元件结构之间的堆叠中，第二沟槽沿垂直于第一方向的第二方向穿设于堆叠中，第二沟槽将元件结构的阵列分成包含在第一元件部中的元件结构的第一子阵列、以及包含在第二元件部中的元件结构的第二子阵列，第二元件部与第一元件部电性隔离。透过取代牺牲层来形成栅极层，借以在第一元件部中形成第一子阵列的记忆元件、以及在第二元件部中形成第二子阵列的记忆元件。以绝缘材料填充多个第一沟槽与第二沟槽。[0131]在一些实施例中，第一子阵列的记忆元件与第一接合部电性耦合，第二子阵列的记忆元件与第二接合部电性耦合。在一些实施例中，每一记忆元件包含：源极；漏极在第一方向上与源极分隔开；内间隙壁延伸在源极与漏极之间；通道层设于源极、漏极、与内间隙壁的多个径向外表面上；记忆层设于通道层的径向外表面上；以及绝缘层与栅极层的堆叠环绕记忆层。在一些实施例中，堆叠的最上层与最底层各包含绝缘层中的一绝缘层。在一些实施例中，每一记忆元件在x-y平面上具有矩形形状或正方形形状。在一些实施例中，每一记忆元件的多个轴向端为圆形的。在一些实施例中，每一记忆元件在x-y平面上具有扁圆形形状、椭圆形形状、或圆形形状。[0132]在一些实施方式中，一种半导体晶片的制造方法包含：提供包含交替堆叠在彼此上的多个绝缘层与多个牺牲层的堆叠，使得多个绝缘层的一者形成堆叠的最底层，多个绝缘层的另一者形成堆叠的最上层。此方法包含形成第一接合部于半导体晶片的第一端上以及第二接合部于半导体晶片的第二端上，第二端在第一方向上与第一端相对，每一第一接合部与第二接合部在垂直方向上具有楼梯状外形。凹洞的阵列蚀刻穿过第一接合部与第二接合部之间的堆叠。元件结构形成在每个凹洞中，借以形成元件结构的阵列。将元件结构的阵列分成元件结构的第一子阵列与第二子阵列。透过取代多个牺牲层来形成多个栅极层，借以形成位于第一元件部中的记忆元件的第一子阵列、以及位于第二元件部中的记忆元件的第二子阵列，第二元件部与第一元件部电性隔离。[0133]在一些实施例中，将元件结构的阵列分成第一子阵列与第二子阵列包含：形成多个第一沟槽沿第一方向穿过包含在元件结构的阵列中的元件结构的每一列之间的堆叠、以及第二沟槽沿垂直于第一方向的第二方向穿过堆叠，第二沟槽将元件结构的阵列分成包含在第一元件部中的元件结构的第一子阵列、以及包含在第二元件部中的元件结构的第二子阵列。在一些实施例中，此方法还包含：以绝缘材料填充第一沟槽与第二沟槽。在一些实施例中，此方法还包含：于蚀刻凹洞的阵列前，沉积层间介电质于第一接合部与第二接合部上。在一些实施例中，形成元件结构的阵列包含：沉积记忆层于每一凹洞的多个墙上；沉积通道层于记忆层的径向内表面上；形成内间隙壁于每一凹洞中；以及形成源极与漏极在内间隙壁的相对轴向端上穿过内间隙壁，其中堆叠的绝缘层与栅极层环绕记忆层。[0134]上述已概述数个实施方式的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露做为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，在此进行各种的更动、取代、与修改。









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