基于神经网络的动态信息处理单元

计算;推算;计数设备的制造及其应用技术1.本公开的实施例涉及一种基于神经网络的动态信息处理单元。背景技术：2.随着信息技术的高速发展，人们希望信息处理系统具有更快的计算速度和更低的运行能耗。然而，传统的冯诺依曼信息处理系统的存储单元和计算单元是分离的，数据在存储单元和计算单元之间的大量搬移导致冯诺依曼信息处理系统难以突破“存储墙”的桎梏。3.在生物神经网络中，计算单元和存储单元是融合的。由于丰富的离子和蛋白质分子的参与，生物神经网络内部具有复杂的电化学动态过程，并且生物神经网络中还存在着大量的神经元和突触，神经元和突触的动态信息处理机制使生物神经网络具有非常强大的并行信息处理能力。4.基于存算一体的计算架构模拟了生物神经网络的信息处理方式，被认为是打破“存储墙”限制的最有效途径之一。目前，存算一体计算架构的基础信息处理单元是晶体管。基于晶体管的信息处理系统虽然具有良好的逻辑运算优势，但却缺乏时空信息处理能力。因此，想要实现时空信息处理功能往往需要复杂的硬件架构，这导致系统的运行功耗巨大，难以与生物神经网络相媲美。技术实现要素：5.本公开至少一实施例提供一种动态信息处理单元，包括开关元件和动态忆阻器，其中，所述动态忆阻器与所述开关元件电连接，且使得所述开关元件的输出信号中包括由所述动态忆阻器引入的时序动态信号。6.例如，在本公开至少一实施例提供的动态信息处理单元中，所述动态忆阻器包括第一电极层、介质层和第二电极层。7.例如，在本公开至少一实施例提供的动态信息处理单元中，所述开关元件包括晶体管，且所述开关元件包括源极、漏极和栅极。8.例如，在本公开至少一实施例提供的动态信息处理单元中，所述动态忆阻器的第一端与第一电压端连接，所述动态忆阻器的第二端与所述开关元件的所述源极或所述漏极电连接。9.例如，在本公开至少一实施例提供的动态信息处理单元中，所述动态忆阻器的第一端与第一电压端连接，所述动态忆阻器的第二端与所述开关元件的所述栅极电连接。10.例如，本公开至少一实施例提供的动态信息处理单元，还包括第一电阻，其中，所述第一电阻与所述动态忆阻器串联，所述第一电阻的第一端与所述开关元件电连接，所述第一电阻的第一端还与所述动态忆阻器连接或不连接。11.例如，本公开至少一实施例提供的动态信息处理单元，还包括第一忆阻器，其中，所述第一忆阻器的第一端与所述开关元件电连接。12.例如，在本公开至少一实施例提供的动态信息处理单元中，所述第一忆阻器与所述动态忆阻器彼此串联并整体连接到所述开关元件的一个连接端；或者所述第一忆阻器与所述动态忆阻器分别连接到所述开关元件的不同连接端。13.例如，在本公开至少一实施例提供的动态信息处理单元中，所述第一忆阻器包括非挥发阻变器件。14.本公开至少一实施例还提供一种忆阻器阵列，包括上述任一实施例所述的动态信息处理单元。附图说明15.为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。16.图1a为一种生物神经元单元的示意图；17.图1b为一个神经元的信息处理模型的示意图；18.图2a为本公开一实施例提供的一种动态忆阻器的结构示意图；19.图2b为本公开一实施例提供的另一种动态忆阻器的结构示意图；20.图3a为本公开一实施例提供的动态忆阻器的电压-电流曲线的示意图；21.图3b为本公开一实施例提供的动态忆阻器的记忆特性曲线的示意图；22.图3c为本公开一实施例提供的动态忆阻器在不同幅值电压脉冲下的输出电流的示意图；23.图3d为本公开一实施例提供的动态忆阻器的输出电流-电压脉冲幅值曲线的示意图；24.图3e为本公开一实施例提供的动态忆阻器在不同电压脉冲宽度下的输出电流的示意图；25.图3f为本公开一实施例提供的动态忆阻器的输出电流-电压脉冲宽度曲线的示意图；26.图3g为本公开一实施例提供的动态忆阻器在不同电压脉冲间隔下的输出电流的示意图；27.图3h为本公开一实施例提供的动态忆阻器的输出电流-电压脉冲间隔曲线的示意图；28.图4a为本公开一实施例提供的一种动态信息处理单元的结构示意图；29.图4b为本公开一实施例提供的另一种动态信息处理单元的结构示意图；30.图4c为本公开一实施例提供的又一种动态信息处理单元的结构示意图；31.图5为本公开一实施例提供的又一种动态信息处理单元的结构示意图；32.图6a为本公开一实施例提供的一种1tir结构的动态信息处理单元的结构示意图；33.图6b为本公开一实施例提供的另一种1tir结构的动态信息处理单元的结构示意图；34.图6c为本公开一实施例提供的又一种1tir结构的动态信息处理单元的结构示意图；35.图6d为本公开一实施例提供的一种2t2r结构的动态信息处理单元的结构示意图；36.图7a为本公开一实施例提供的一种忆阻器阵列的示意图；以及37.图7b为本公开一实施例提供的另一种忆阻器阵列的示意图。具体实施方式38.为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。39.除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。40.为了保持本公开实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。41.生物的大脑主要依靠神经元和在神经元之间进行信息传递的突触来实现信息的传递和处理。神经元是大脑神经系统处理信息的基本单元，可以用于接收、整合、过滤、存储和传递信息等，从而使人的各种机能活动有规律的进行，以适应内、外环境的变化。除此之外，生物神经网络中还具有丰富的蛋白质分子和钙、钠、钾、镁和氯等离子，这些丰富的离子在神经元之间的电化学动态过程使生物神经网络具有强大的信息处理能力。并行的处理架构和丰富的微观内部动态过程是生物神经网络能够以极低的能耗处理极其复杂的时空信息的关键因素之一。42.图1a示出了一种生物神经元单元，图1b示出了一个神经元的信息处理模型。43.神经元是神经网络的基本组成单元，其可以对信息进行传递、过滤和整合等。如图1a所示，在神经元内，由一个神经元传出的信号通过轴突，首先到达轴突末梢，使轴突末梢中的囊泡产生变化从而释放神经递质，该神经递质通过突触的间隙进入到另一个神经元的树突中，树突上的受体能够接受神经递质从而改变细胞体的膜向离子的通透性，使细胞膜内外离子的浓度产生变化，进而使细胞体内外的电位产生变化。由此，信息就由一个神经元传输到另一个神经元中。在信息传递过程中，一些轴突在轴突末梢可以形成多个分支，来自轴突主支上的电位动作可以在各个分支上同时继续传递，最终到达不同的目标神经元，从而轴突可以实现多个神经元之间的通信。另一方面，在神经网络结构上，不同神经元的轴突末梢的分支可以到达同一个神经元的树突并形成大量的突触，来源不同的突触所释放的神经递质都可以对同一个神经元的细胞体的膜电位的变化产生作用，由此，神经元可以对来源不同的输入信息进行整合。再一方面，在神经元中，突触中神经递质的释放和细胞体的膜电位的变化是连续的，当膜电位高于一定阈值时，输入信息则由轴突传递出去；当膜电位小于该阈值时，则输入信息无法被传递出去，由此，神经元实现过滤信息的功能。44.神经元是一个多输入单输出的信息处理单元，它对信息的处理是非线性的，根据神经元的功能和特性，其可以被抽象为一个简单的数学模型。如图1b所示，x0，x1，x2，…，xn是来自前多个神经元的轴突传输的信号，w0，w1，w2，…，wn是突触01的传递效率，x0，x1，x2，…，xn经过突触01后得到神经元的输入信号p0，p1，p2，…，pn，该输入信号进入树突02；然后，树突02和细胞体03对输入信号进行处理，并得到输出信号y，输出信号y最终被传输到轴突04，轴突04可以将输出信号y继续传输给其他的神经元。45.当一个神经元接收来自其他神经元的信息时，树突02具有阈值函数的功能，其功能可以被表示为以下公式：[0046][0047]当输入信号的值大于阈值θ，channel(通道)的值为1，从而树突02中的电压门控离子通道打开，输入信号可以被传输到细胞体03中；当输入信号的值小于阈值θ，channel的值为0，从而树突02中的电压门控离子通道关闭，输入信号在树突02的传输过程中衰减，从而无法传输到细胞体03中。当细胞体03接收到来自树突02传递的输入信号后，其膜电位按时间连续逐渐变化，当膜电位的变化超出一定阈值时，细胞体03产生突变上升的脉冲信号，该脉冲信号即为神经元的输出信号，接着，这个脉冲信号沿轴突传递到其他的神经元中，从而完成神经元的信息传递。[0048]在神经元的信息传递过程中，突触起到了至关重要的作用。特别是神经元的突触可塑性被认为是大脑学习和记忆的关键所在。突触可塑性是指突触之间的连接强度可以调节的变化现象，这种连接强度的变化可根据维持的时间将突触可塑性分为短时程突触可塑性和长时程突触可塑性。若维持的时间为几毫秒到几分钟，便称之为短时程突触可塑性，若维持的时间为几小时到几天，便称之为长时程突触可塑性。长时程突触可塑性的主要表现形式为长时程增强和长时程抑制，在图1b所示的信息处理单元中，突触可塑性的增强或者抑制可以用突触的传递效率w0，w1，w2，…，wn的增大或者减小来表示。[0049]受生物神经网络的启发，存算一体的计算架构将计算单元和存储单元融合在一体，从而提高信息处理的速度，降低信息处理的功耗。目前存算一体计算架构的基础信息处理单元仍是晶体管。晶体管能够依靠栅极上所施加的电压控制源极和漏极之间电子或空穴的导电通道，从而实现电路的开启和关断。晶体管还能够对输入信号实现“0”和“1”编码，这是由于在晶体管的源极和漏极之间存在沟道，当晶体管的栅极上未施加电压时，沟道中无法聚集有效电荷，源极和漏极之间不导通，此时晶体管处于关闭状态，可表示为“0”；当晶体管的栅极上施加电压时，沟道中聚集了大量电荷，使源极和漏极之间形成一条导通的通道，此时晶体管处于开启状态，可表示为“1”。所以基于晶体管的信息处理系统在处理确定性的逻辑运算方面具有很大的优势，以晶体管为基础单元的集成电路以经成为现在所有信息处理系统的基石。[0050]但是，基于晶体管的信息处理单元在模拟生物神经网络实现复杂时空信息处理时往往需要非常复杂的电路结构。因为晶体管工作的物理基础是电子通道的开启和关闭，仅仅依靠单个晶体管或有限几个晶体管的组合难以实现生物神经网络中基础单元对复杂时空信息高效处理的功能。目前已有的基于硅基晶体管的神经网络加速芯片通常具有十分复杂的硬件架构，这使得其功耗巨大，难以与生物神经网络相媲美。[0051]因此，想要实现低功耗且具有复杂信息处理功能的计算系统，那么需要在现有的基础信息处理单元中引入具有时序信息处理功能的新器件。动态忆阻器是一种具有丰富动态电学特性的新型信息处理器件。与普通忆阻器不同的是，动态忆阻器能够通过电场调控其内部微观离子的动态变化来实现复杂时序信号处理的功能。将动态忆阻器引入基础信息单元中，能够有效结合晶体管的逻辑信息处理能力和动态忆阻器的时序信息处理能力，增强基础单元对复杂时空信息的处理能力，从而简化系统架构，降低系统功耗。[0052]本公开至少一实施例提供一种动态信息处理单元。该动态信息处理单元包括：开关元件和动态忆阻器，其中，动态忆阻器与开关元件电连接，且使得开关元件的输出信号中包括由动态忆阻器引入的时序动态信号。该动态信息处理单元能够模拟神经元中突触的学习和记忆功能。[0053]图2a为本公开至少一实施例提供的一种动态忆阻器的结构示意图，例如，本公开一实施例提供的动态忆阻器100包括层叠的第一电极层110、第一介质层120和第二电极层130，其中，第一介质层120设置在第一电极层110和第二电极层130之间。[0054]例如，第一电极层110和第二电极层130的材料均为导电材料，例如金属材料或非金属导电材料。金属材料例如可以是铝(al)、镍(ni)、钛(ti)、铜(cu)、铝(al)或钨(w)等以及金属复合材料。非金属导电材料例如可以是高分子导电材料、半导体导电材料、复合导电材料、薄膜导电材料或者其他可以起到电极作用的导电材料，例如，氧化铟锡(ito)、掺铝氧化锌(azo)或者掺氟氧化锡(fto)、多晶硅等。[0055]例如，第一电极层110和第二电极层130的材料可以相同或者不相同。值得一提的是，第一电极层110和第二电极层130的材料不相同时，在外加电压下动态忆阻器的阻值具有良好的缓慢变化特性。[0056]例如，第一介质层120的材料可以是具有离子迁移能力的材料，动态忆阻器电阻的阻值随着离子在第一介质层120内的动态迁移过程而变化，例如能够实现氧离子内部迁移的材料。[0057]例如，第一介质层120的材料可以是过渡金属氧化物，例如氧化钛(tiox)等。例如，第一介质层120的材料还可以是具有离子迁移能力的有机物或者具有电解质功能的薄膜材料等。[0058]本公开至少一实施例提供的另一种动态忆阻器还包括第二介质层。例如，如图2b所示，动态忆阻器200包括层叠的第一电极层210、第一介质层220、第二介质层230和第二电极层240。除第二介质层230以外的其他层结构和材料的组成与图2a中的描述一致，此处不再赘述。[0059]例如，第一介质层220和第二介质层230设置在第一电极层210和第二电极层240之间，第二介质层230作为第一介质层220的离子储备池，为第一介质层220中的离子迁移提供缓冲存储的区域。[0060]例如，第二介质层230的材料可以是任何可以容纳离子的材料。例如，第二介质层230可以与第一电极层210或第二电极层240的材料相同。例如，第二介质层230的材料还可以是与第一介质层220同质的过渡金属氧化物。[0061]本公开至少一实施例提供的动态忆阻器具有简单的三明治结构，有利于通过串联的方式集成在晶体管等开关元件的端口处。除此之外，该动态忆阻器的制备方法简单，而且可以与后端的cmos制备工艺兼容，易于在晶体管的端口处制备该动态忆阻器。[0062]图3a-图3h示出了动态忆阻器的几种电学特性曲线，图中分别示出了动态忆阻器响应于不同电压信号时输出电流的变化曲线，本公开的实施例不限于所示出的电学特性曲线。[0063]如图3a所示，对动态忆阻器两端施加从0v到4v相对于时间(单位毫秒(ms))线性变化的电压信号时，动态忆阻器的电流表现出非线性响应。例如，在施加的电压信号小于动态忆阻器的响应阈值电压时，动态忆阻器的电流响应几乎为0，也即低于动态忆阻器阈值电压的输入信号可以被滤除，此时动态忆阻器处于关断的“off”状态。例如，在施加的电压信号大于动态忆阻器的阈值电压时，随着电压信号的线性施加，动态忆阻器的电流急剧增加，也即高于动态忆阻器阈值电压的输入信号可以导致动态忆阻器的电流非线性累积，此时动态忆阻器处于开启的“on”状态。例如，在本公开的实施例中，如图3a所示，动态忆阻器的阈值电压约为2v，在施加从0v到4v的线性电压信号后，动态忆阻器的输出电流从0μa非线性增加到20μa。[0064]动态忆阻器还具有一定的记忆特性。图3b示出了对动态忆阻器施加脉冲电压信号时动态忆阻器的电流响应情况。例如，在本公开的至少一实施例中，如图3b所示，对动态忆阻器施加的第一个脉冲电压信号幅值约为2v，作用时间小于0.1ms，动态忆阻器随着电压作用时间的增加而产生了微弱的电流响应。例如，对动态忆阻器施加的第二个脉冲电压信号的幅值约为3v，该电压幅值大于动态忆阻器的响应阈值电压，动态忆阻器进入“on”状态，动态忆阻器的输出电流急剧增大，在电压信号持续作用不到0.1ms后，动态忆阻器的电流增大到约60μa。值得一提的是，施加大于动态忆阻器阈值电压的开启电压后，会对忆阻器的后续状态产生暂时的电流诱导响应。例如，如图3b所示，在动态忆阻器被开启后再次施加与第一个脉冲电压相同的第三个脉冲电压后，动态忆阻器的输出电流响应更快，且比第一个脉冲电压作用下的输出电流更大，施加第四个脉冲电压时，动态忆阻器的输出电流也表现出类似的响应，这说明了动态忆阻器具有记忆在先状态的功能，尤其是记忆在先开启“on”状态的功能。[0065]图3c示出了动态忆阻器在不同幅值的电压脉冲下的输出电流响应曲线。如图3c所示，对动态忆阻器连续施加5次2.0v的脉冲电压，动态忆阻器的输出电流逐渐累积增加，对于其他不同幅值(2.1v-2.5v)的脉冲电压，动态忆阻器在累积的电压脉冲作用下，其输出电流也表现出相同的变化趋势，动态忆阻器的这一电学特性也适用于其他幅值的脉冲电压，此处不再赘述。[0066]例如，如图3c所示，对动态忆阻器施加具有相同脉冲宽度和脉冲间隔，但具有不同幅值的电压信号，动态忆阻器的输出电流随电压脉冲幅值的增加而非线性累积，对动态忆阻器的测试结果进行拟合，得到的动态忆阻器的输出电流和电压脉冲幅值的关系曲线如图3d所示，并满足以下公式：[0067]i∝α·exp(β·qv/kt)[0068]其中，i是输出的响应电流，v是施加的电压，q是电子电荷，k是玻尔兹曼常数，t是温度，α和β为拟合参数，与动态忆阻器器件的尺寸、材料和施加的脉冲条件等有关。[0069]图3e示出了动态忆阻器在不同脉冲宽度的电压信号下的输出电流响应曲线。如图3e所示，保持施加的电压信号的幅值和脉冲间隔不变，改变电压信号的脉冲宽度tpw，例如，施加的电压信号的脉冲宽度tpw以100μs步长从200μs增加到1ms，动态忆阻器的输出电流随电压信号脉冲宽度的增大而缓慢增加。对不同脉冲宽度的电压信号下动态忆阻器输出电流的测试结果进行拟合，得到的动态忆阻器的输出电流和电压脉冲宽度的关系曲线如图3f所示，并满足以下公式：[0070]i∝ie-δ·exp(-tpw/τ)[0071]其中，i是输出的响应电流，tpw是施加电压的脉冲宽度，τ是在外加电场和化学势梯度下与离子迁移相关的时间常数，ie和δ为拟合参数，与动态忆阻器器件的尺寸、材料和施加的脉冲条件等有关。[0072]图3g示出了动态忆阻器在不同脉冲间隔的电压信号下的输出电流响应曲线。如图3g所示，保持施加的电压信号的幅值和脉冲宽度不变，改变电压信号的脉冲间隔，例如，施加的电压信号的脉冲间隔从200μs增加到1ms。可以从图3g中看到，施加的电压脉冲间隔越小，动态忆阻器的输出电流能够累加的程度越高，例如，在脉冲间隔为200μs的脉冲电压下，动态忆阻器的输出电流随着电压脉冲个数的增加而累加，在连续施加了5个电压脉冲后，200μs的脉冲间隔下动态忆阻器的输出电流值最高。对不同脉冲间隔的电压信号下动态忆阻器输出电流的测试结果进行拟合，得到的动态忆阻器的输出电流和电压脉冲间隔的关系曲线如图3h所示，并满足以下公式：[0073]i∝γ·exp(-ti/t0)[0074]其中，i是输出的响应电流，ti是施加电压的脉冲间隔，t0是在外加电场和化学势梯度下与离子迁移相关的时间常数，γ为拟合参数，与动态忆阻器器件的尺寸、材料和施加的脉冲条件等有关。[0075]由如上所述的示例，动态忆阻器丰富的输入-输出特性使其具有强大的时序信息处理能力，因此，在目前的基础信息处理单元中引入动态忆阻器，可以使信息处理单元同时具有晶体管的逻辑信息处理功能和动态忆阻器的时序信息处理功能，从而简化系统架构，减少系统的面积和功耗。[0076]本公开至少一实施例提出了一种动态信息处理单元，具有动态逻辑计算功能。图4a为本公开一实施例提供的一种动态信息处理单元的结构示意图，该动态信息处理单元包括电连接的动态忆阻器10和开关元件20，开关元件20的输入信号由动态忆阻器10提供(或经过动态忆阻器10处理)，由此开关元件20的输出信号中包括由动态忆阻器10引入的时序动态信号(成分)。[0077]例如，开关元件20包括晶体管。例如，该晶体管可以为双极晶体管、薄膜晶体管或场效应晶体管(例如mos场效应晶体管)或其他特性相同的开关器件。例如，该晶体管可以是n型晶体管或者p型晶体管。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。本公开的实施例对采用的晶体管的类型不作限定。[0078]例如，如图4a所示，动态忆阻器10的第一端与信号源(例如输入电压端)连接，动态忆阻器10的第二端与开关元件20电连接，例如二者直接电连接。例如，动态忆阻器10的第二端连接在开关元件20的源极或漏极上，由此在开关元件20的源极或漏极的电平受到动态忆阻器10的调控；开关元件20基于在其栅极上施加的控制信号的电压而处于例如截止状态、放大状态或饱和状态等，控制从源极和漏极之间的导通状态。[0079]例如，动态忆阻器10从输入电压端接收输入电压信号，并根据输入的电压信号输出含有时序信息的电流信号到开关元件20中，该电流信号ii与输入的电压信号vi满足如图3a-3h所示的关系。该动态信息处理单元结构简单，所需功耗低，同时具有逻辑信息处理能力和时序信息处理能力，能够处理复杂的时空信息。[0080]图4b为本公开一实施例提供的另一种动态信息处理单元的结构示意图，图4b的实施例与图4a相比还包括电阻30。如图4b所示，动态忆阻器10的第一端与信号源(例如输入电压端)连接，动态忆阻器10的第二端与开关元件20电连接，例如二者直接连接，并且动态忆阻器10的第二端还与电阻30(例如本公开中“第一电阻”的示例)电连接，因此电阻30还与开关元件20电连接，例如二者直接连接。[0081]例如，动态忆阻器10的第二端连接在开关元件20的栅极上，并且动态忆阻器10与电阻30的第一端串联连接，电阻30的第二端连接其他器件或装置，例如接地。例如，图示的示例中，电阻30在该动态信息处理单元中起到分压作用，由此与动态忆阻器10一起调控开关元件20的栅极的电压。例如，电阻30的阻值为r，流经电阻30的电流为i，开关元件20的栅极电压v1等于电阻30的阻值和流经电阻30的电流的乘积，即v1＝i×r，因此该栅极电压v1可用于调节开关元件20的开启程度。例如，流经电阻30的电流i受动态忆阻器10的动态调控，开关元件20的栅极电压包含了由动态忆阻器10对输入电压vi处理后的时序信息。[0082]本公开至少一实施例中的动态信息处理单元还可以包括多个动态忆阻器。例如，动态信息处理单元中包括的多个动态忆阻器可以具有相同或不同的电学特性。例如，动态信息处理单元中包括的多个动态忆阻器可以以并联或串联的形式彼此连接，或者，多个动态忆阻器彼此不连接。例如，动态信息单元中包括的多个动态忆阻器可以与一个信号源连接或者与多个信号源连接。[0083]例如，图4c示出了一种包括多个动态忆阻器10的动态信息处理单元。例如，多个动态忆阻器10的第一端分别与多个信号源(例如输入电压端v0，v1，…，vn)连接。例如，多个动态忆阻器10以并联的形式通过第二端连接在开关元件20的栅极上，并与分压电阻30的第一端连接。例如，多个动态忆阻器10可以具有相同的性能，但从输入电压端接收不同的输入信号v0，v1，…，vn。例如，多个动态忆阻器10的输出电流之和作为开关元件20的输入信号，该输入信号包含复杂的时序信息。例如，开关元件20受多个动态忆阻器10各自的性能和多个信号源的输入信号共同调控。[0084]除了包括多个动态忆阻器10之外，图4c所示的动态信息处理单元的其他结构和功能均与图4b所示的实施例相同，具体可以参见上面的描述，此处不再赘述。[0085]本公开至少一实施例中的动态信息处理单元中的开关元件具有逻辑信息处理功能，开关元件可以根据实际需要进行设置。例如，除了上述实施例中由单个晶体管组成的开关元件，能够实现“逻辑真”和“逻辑假”功能以外，本公开至少一实施例中的开关元件还可以包括一个或多个晶体管，例如由晶体管组成的逻辑门电路，包括但不限于与门、或门、非门等。[0086]例如，如图5所示，本公开至少一实施例还提供了另一种动态信息处理单元的结构示意图，该动态信息处理单元包括由两个开关元件20组成的非门电路，以及连接在开关元件输入端的动态忆阻器10。例如，该动态信息处理单元还可以包括电阻30，电阻30可以与动态忆阻器10串联在输入电压端和接地之间。[0087]图4a-图4c以及图5示出了本公开至少一实施例所提供的动态信息处理单元的基础结构，该基础结构包括至少一个动态忆阻器和至少一个开关元件，在对动态忆阻器施加一定的输入电压信号后，动态忆阻器进入开启的“on”状态，受动态忆阻器调控的开关元件能够随着动态忆阻器输出电流的变化而实现不同的功能，当撤掉在动态忆阻器上施加的输入电压信号后，开关元件会随着动态忆阻器输出电流的衰减而慢慢关闭。由于动态忆阻器的记忆特性和输出电流的非线性累加特性，对动态忆阻器重复施加不同幅值或脉冲宽度的电压信号可增大动态忆阻器的输出电流，这与重复刺激突触前神经元而使突触后电流增大的过程一致，因此，具有这种结构的动态信息处理单元能够提高突触的传递效率，从而实现突触的短时程学习功能。[0088]除了上述实施例描述的动态信息处理单元的基础结构以外，动态信息处理单元除了上述电阻之外，还可以包括其他器件，例如电容、电感等，或者，还可以包括其他类型的存储器件，例如忆阻器。例如，该忆阻器可以是非挥发性忆阻器。非挥发性忆阻器例如可以实现为阻变存储器件等。[0089]阻变存储器是一种可以通过施加外部激励，调节其电导状态的非易失型器件，其既可以作为存储单元，也可以作为计算单元。例如阻变存储器作为存储单元时，阻变存储器的不同电导态(或电阻态，电阻与电导互为倒数关系)可以用于存储不同的数据信息。在阻变存储器作为计算单元时，例如可以在阻变存储器上施加输入电压，由阻变存储器构成的阵列并行的完成乘累加计算，例如，阻变存储器的电导值可以作为两个数的乘法计算当中的一个乘数。阻变存储器在人工智能、神经网络以及存储器等领域具有较好的应用前景，是实现生物神经网络非常有前景的一种器件。[0090]下面将以非挥发性阻变存储器为例，结合图6a-图6d的一些具体但非限制性的示例说明本公开至少一实施例提出的一种动态信息处理单元。[0091]图6a为本公开一实施例提供的一种具有1tir结构的动态信息处理单元，该动态信息处理单元与图4a所示的实施例相比，除了包括动态忆阻器10、开关元件20以外，还包括非挥发性忆阻器40，非挥发性忆阻器40与开关元件20连接，例如二者直接连接。例如，如图6a所示，动态忆阻器10的第一端与输入电压端连接，动态忆阻器10的第二端与非挥发性忆阻器40的第一端连接，例如二者直接连接；非挥发性忆阻器40的第二端与开关元件20的源极或漏极连接，也即动态忆阻器10与非挥发性忆阻器40彼此串联并整体连接到开关元件的源极或漏极上，因此开关元件20的源极或漏极的输入信号还受到动态忆阻器10与非挥发性忆阻器40的调控。[0092]本公开至少一实施例还提供另一种1tir结构的动态信息处理单元的结构示意图，如图6b所示，该动态处理单元包括动态忆阻器10、开关元件20和非挥发性忆阻器40。与图6a所示的实施例所不同的是，本实施例中动态忆阻器10的第二端直接连接在开关元件20的源极或漏极上，非挥发性忆阻器40相应地连接在开关元件20的漏极或源极上，也即动态忆阻器10与非挥发性忆阻器40可以分别连接在开关元件的不同连接端上。[0093]图6c所示的动态信息处理单元与图4b所示的实施例相比，还包括连接在开关元件20的源极或漏极端的非挥发性忆阻器40，该动态信息处理单元的其他结构和功能与图4b所示的动态信息处理单元相同，具体可以参考上面的描述，此处不再赘述。[0094]本公开至少一实施例还提供一种具有2t2r结构的动态信息处理单元，即具有两个晶体管20和两个非挥发性忆阻器40的动态信息处理单元。例如，如图6d所示，两个非挥发性忆阻器40分别连接到两个开关元件20上，两个开关元件20的栅极连接，并与动态忆阻器10的第二端连接。例如，两个开关元件20的栅极也可以不连接，从而分别与两个动态忆阻器10连接，以分别接收从动态忆阻器输出的时序信息。例如，该2t2r结构的动态信息处理单元还可以采用如图4a所示的结构，动态忆阻器10可以连接到两个开关元件20的源极或漏极上。[0095]图6a-图6d所示的实施例中的动态信息处理单元除了具有至少一个动态忆阻器和至少一个开关元件以外，还包括非挥发性忆阻器，这种结构的动态信息处理单元可模拟实现突触从短时间记忆到长时间记忆的转换过程。例如，通过第一信号源对动态忆阻器施加一定的输入电压信号后，动态忆阻器进入开启的“on”状态，开关元件的栅极电压受动态忆阻器的输出电流调控，从而使开关元件处于开启或关闭状态。当开关元件处于开启状态时，通过第二信号源对非挥发性忆阻器施加输入信号，例如置位电压信号或复位电压信号，非挥发忆阻器相应地处于低阻态或高阻态，当撤掉在动态忆阻器上施加的输入电压信号后，开关元件会随着动态忆阻器输出电流的衰减而慢慢关闭，此时，非挥发忆阻器仍能保持当前的电阻状态，除非再次施加电压信号，否则非挥发忆阻器不会改变当前的记忆状态，从而模拟实现了突触的长时程记忆功能。[0096]本公开以上任一实施例中的动态信息处理单元结构简单，具有很强的可扩展性，可方便地集成到忆阻器阵列中，模拟生物神经元的学习和记忆功能，从而实现低能耗、高性能的动态信息处理系统。[0097]本公开至少一实施例还提供一种忆阻器阵列，该忆阻器阵列包括以上任一实施例中的动态信息处理单元。[0098]例如，本公开至少一实施例提供的忆阻器阵列包括至少一个动态信息处理单元和多个阵列排布的忆阻器单元，每个忆阻器单元包括开关元件和一个或多个忆阻器。[0099]例如，图7a示出了一种具有动态时序信息处理和逻辑计算能力的忆阻器阵列。该忆阻器阵列中的bl1，bl2，…，bln分别表示第一列、第二列…第n列的位线，每列的忆阻器单元电路中的忆阻器40和该列对应的位线连接；sl1，sl2，…，slm(图7a中仅示出sl1)分别表示第一行、第二行…第m行的源线，每一行的忆阻器单元电路中的开关元件20的源极和该行对应的源线连接。每一行的忆阻器单元电路中的开关元件20的控制极(晶体管的栅极)连接在一起，并与动态忆阻器10连接。例如，如图7a所示，动态忆阻器10的第一端与第一输入电压端vi连接，动态忆阻器10的第二端与多个开关元件20的控制极连接。例如，该忆阻器阵列可以包括多个动态忆阻器10，多个动态忆阻器10分别与忆阻器阵列中每一行的一个或多个开关元件20的控制极连接。例如，该忆阻器阵列还可以包括多个电阻30，多个电阻30可以分别与多个动态忆阻器10连接，或者多个电阻30还可以与多个动态忆阻器10中的部分忆阻器连接或不连接。[0100]本公开至少一实施例还提供另一种忆阻器阵列的结构，如图7b所示，该忆阻器阵列中的每一列位线上都包括至少一个动态忆阻器10和至少一个开关元件20，还包括多个非挥发性忆阻器40。例如，每一列位线上的动态忆阻器10的第一端与位线输入端连接，动态忆阻器10的第二端与非挥发性忆阻器40的第一端连接，非挥发性忆阻器40的第二端与开关元件30的源极连接。[0101]例如，本公开至少一实施例提供的忆阻器阵列中的至少一列位线或源线上包括动态忆阻器10。例如，动态忆阻器10与非挥发性忆阻器40可以按照图6b所示的实施例的结构分别连接在开关元件20的源极或漏极上。总之，本公开的实施例中的动态信息处理单元可以根据实际电路的需要以各种可以实现的方式设置在忆阻器阵列中，从而丰富存内一体计算架构的功能，提高存内一体计算架构对复杂时空信息的处理能力，将动态信息处理单元的基础结构和忆阻器阵列集成还能实现模拟生物神经网络学习和记忆的功能，进而提高人工神经网络的仿生能力，并有效简化系统电路，降低系统功耗。[0102]虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。[0103]对于本公开，还有以下几点需要说明：[0104](1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。[0105](2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。[0106](3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。[0107]以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。









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