具有堆叠的金属线的集成电感器的制作方法

电气元件制品的制造及其应用技术具有堆叠的金属线的集成电感器1.相关专利申请2.本技术要求2020年6月4日提交的共同拥有的美国临时专利申请第63/034547号的优先权，该专利申请的全部内容据此以引用方式并入以用于所有目的。技术领域3.本公开涉及集成电路(ic)器件，并且更具体地涉及形成有堆叠的金属线(例如，三层金属堆叠)的低电阻集成电感器。背景技术：4.在集成电路(ic)工业中，摩尔定律的概念已经在很大程度上从纯si工艺集成转变为管芯组装和异构管芯集成(即，从每晶体管成本到每封装晶体管成本的转变)，例如以在单个封装中提供全系统解决方案(tss)，诸如片上系统(soc)和系统级封装(sip)解决方案。例如，异构多管芯sip封装可包括安装在公共封装中的多个不同类型的管芯，以及集成在封装中的各种电子部件。5.ic封装包括各种类型的电子器件，包括形成在半导体基板中的晶体管，以及附加部件，诸如电容器、电阻器和电感器。在ic封装中形成的电感器被称为“集成电路电感器”或简称为“集成电感器”。集成电感器具有广泛的应用。例如，与经常受寄生效应影响的外部电感器(例如，安装到印刷电路板(pcb)的电感器)相比，集成电感器在高频操作需要较小的电感的射频(rf)电路和毫米波电路中(例如，在移动设备中)是有益的。集成电感器还特别适用于低噪声放大器(lna)、谐振负载和匹配网络应用，以及rf滤波器。又如，集成电感器对于例如在功率管理器件(例如，dc-dc转换器)中构造片上电源(powersoc)非常有用。此类集成电感器可用于集成电压调节器(ivr)和开关模式电源(smps)，诸如降压-升压转换器。6.然而，虽然集成电感器在许多不同的应用中有用，但它们通常难以制造，例如，与soc或sip产品中的集成电阻器或电容器相比较而言。7.常规的集成电感器通常使用定制的工艺构造有粗线(通常由铝(al)或铜(cu)形成)，并且因此价格相对高昂。粗线电感器提供了性能优点。特别地，线的变粗减小了电阻，这改善了集成电感器的品质因子(q)。品质因子q可以由等式1表示：8.q＝ω*l/r(1)9.其中ω表示角频率，l表示电感，并且r表示串联电阻。根据等式1，减小电阻增加了电感器品质因子q。大多数常规的集成电感器被制造成带有专用的额外的厚金属层。例如，一些常规的设计结合了包括专用4μm电感器金属的电感器模块。其他常规的设计使用两个专用铝金属层来产生集成电感器，这些集成电感器使用非常长(并且因此价格高昂的)的沉积、化学机械平面化(cmp)和金属蚀刻工艺形成有两层2μm的铝线。10.其他常规的集成电感器使用价格较为低廉的工艺来形成，但电感器性能较差。例如，多层电感器可以形成有不同的金属层，通过通孔连接而连接，而无需任何附加的工艺步骤。这些多层电感器通常提供低品质因子q，因为它们通常例如由于通孔连接而经历高线电阻，形成在封装基板附近(从而导致基板损耗增加)，并且具有由增加的线间耦合电容导致的低自谐振频率。11.图1和图2示出了根据常规的技术形成的两个示例性螺旋电感器100和200的三维顶视图。图1示出了示例性非对称电感器100，而图2示出了示例性对称电感器200。对称电感器通常优于非对称电感器，因为与非对称电感器不同，对称电感器可以形成为几何中心与电感器的磁和电中心重合，这样增加了互感，并且因此增加了总电感。12.最先转至图1，示例性非对称电感器100形成在两个金属层中，其中电感器线的主要部分(用102指示)形成在金属2层中，并且电感器线的连接部分(用104指示)形成在下覆的金属1层中，其中连接部分104(金属1)通过竖直延伸的金属通孔106(例如，钨(w)通孔)连接到主要部分102(金属2)。电感器线的主要部分102在多个交叉位置处与连接部分104交叉或重叠，如110处所示。在每个交叉位置110处，主要部分102通过钝化层与下覆的连接部分104物理分离并且导电绝缘。13.类似于图1中所示的非对称电感器100，图2中所示的对称电感器200也形成在两个金属层中，其中电感器线的主要部分(用202指示)形成在金属2层中，并且电感器线的连接部分(用204指示)形成在下覆的金属1层中，其中每个连接部分204(金属1)通过竖直延伸的金属通孔206(例如，钨(w)通孔)连接到主要部分202(金属2)。电感器线的主要部分202在多个交叉位置处与连接部分204交叉或重叠，如210处所示。在每个交叉位置210处，主要部分202通过钝化层与下覆的连接部分204物理分离并且导电绝缘。14.如上所述，在图1和图2所示的示例性螺旋电感器100和200中，电感器线的主要部分102、202可以形成在金属2层中，并且连接部分104、204可以形成在下覆的金属1层中。在一些具体实施中，金属1层可包括铜(cu)，并且金属2层可包括铝(al)。15.需要相比于集成电感器设计(例如，上文所论述的示例性设计)具有较低的线电阻并且与常规的低电阻电感器相比成本较低的高性能集成电感器。技术实现要素：16.本发明的实施方案提供了集成电路(ic)封装，例如，片上系统(soc)或系统级封装(sip)，包括具有例如由多个金属层(例如，三个金属层)的堆叠形成的粗电感器线的集成电感器。粗线集成电感器可具有低电阻并且可以低成本形成，例如通过向背景ic器件制造工艺添加极少的附加步骤或不添加附加步骤来形成。例如，一些实施方案提供了具有小于5mω/sq、小于4mω/sq或小于3mω/sq的电阻的粗线集成电感器，具体取决于特定配置。17.在一些实施方案中，集成电感器可包括由包括上部金属层、中间金属层和下部金属层的金属层堆叠限定的细长电感器线。下部金属层可以形成在顶部铜互连层中，上部金属层可以形成在铝接合焊盘层中，并且中间金属层可包括形成在铝上层和铜下层之间的宽铜区域。限定金属层堆叠的中间层的宽铜区域可以与ic器件中的其他电子部件的铜通孔同时形成，例如，通过使用电化学镀铜或其他自下而上的填充工艺填充相应的开口。该细长电感器线可以形成为螺旋形或者其他对称或非对称形状。18.根据本发明的集成电感器可以形成在安装在封装基板或其他安装结构(例如，内插器)上的管芯中，或者可以形成在封装基板或安装结构(例如，内插器)自身中。19.本发明的一个方面提供了一种包括集成电感器的集成电路(ic)器件，其中集成电感器包括由包括上部金属层、中间金属层和下部金属层的三堆叠金属层限定的细长电感器线，其中中间金属层具有大于1μm的侧向宽度。20.在一些实施方案中，电感器线的上部金属层包括铝、电感器线的中间金属层包括铜，并且电感器线的下部金属层包括铜。在一个实施方案中，电感器线的铜下层包括顶部铜互连层。在一个实施方案中，电感器线的上部金属层包括铝接合焊盘层的区域。21.在一个实施方案中，电感器线的中间金属层形成在带有与集成电感器不同的金属通孔的公共层中，并且每个金属通孔的侧向宽度或直径小于1μm。在一个实施方案中，电感器线的中间金属层具有大于2μm的侧向宽度，并且每个金属通孔的侧向宽度或直径小于0.5μm。22.在一个实施方案中，电感器线的上部金属层、中间金属层和下部金属层中的每一者的侧向宽度大于1μm。23.在一些实施方案中，集成电感器具有小于5mω/sq、小于4mω/sq或小于3mω/sq的电阻。24.在一些实施方案中，集成电感器包括螺旋电感器。在一个实施方案中，螺旋电感器包括(a)由包括上部金属层、中间金属层和下部金属层的三堆叠金属层限定的三堆叠线区域，以及(b)至少一个重叠区域，其中电感器线包括上部金属层和下部金属层，但省略中间金属层，使得在重叠区域中，上部金属层通过非导电材料与下部金属层分离。25.在一个实施方案中，ic结构包括被配置用于安装至少一个管芯的管芯安装基座。在另一个实施方案中，ic结构包括内插器。26.本发明的另一方面提供一种包括集成电感器的ic器件，该集成电感器具有由金属层堆叠限定的细长电感器线，该金属层堆叠包括(a)具有上部金属侧向宽度的上部金属层，(b)具有中间金属侧向宽度的中间金属层，以及(c)具有下部金属侧向宽度的下部金属层。上部金属侧向宽度、中间金属侧向宽度和下部金属侧向宽度的最大宽度与上部金属侧向宽度、中间金属侧向宽度和下部金属侧向宽度的最小宽度相差小于100％、小于50％、小于25％或小于10％，具体取决于特定实施方案。27.本发明的另一方面提供了一种在集成电路(ic)器件中形成集成电感器的方法。该方法可包括形成集成电感器的下部金属层、在集成电感器的下部金属层上方形成绝缘区域、在绝缘区域中蚀刻侧向宽度大于1μm的桶开口、在桶开口中沉积金属以在集成电感器的下部金属层上限定集成电感器的中间金属层，以及在集成电感器的中间金属层上形成集成电感器的上部金属层。28.在一个实施方案中，下部金属层包括铜，中间金属层包括铜，并且上部金属层包括铝。29.在一个实施方案中，形成下部金属层包括形成顶部铜互连层，在下部金属层上方形成绝缘区域包括形成钝化区域，并且形成上部金属层包括形成铝接合焊盘层。30.在一个实施方案中，在绝缘区域中蚀刻桶开口包括在蚀刻至少一个通孔开口的同时蚀刻桶开口，每个通孔开口具有小于1μm的侧向宽度。31.在一个实施方案中，在桶开口中沉积金属来限定中间金属层包括在在与集成电感器分离的至少一个通孔开口中沉积铜的同时在桶开口中沉积铜。32.在一个实施方案中，在桶开口中沉积金属来限定中间金属层包括执行电化学镀铜。附图说明33.下文结合附图描述了本公开的示例方面，其中：34.图1示出了根据现有技术形成的示例性非对称螺旋电感器的三维顶视图；35.图2示出了根据现有技术形成的示例性对称螺旋电感器的三维顶视图；36.图3示出了根据一个示例性实施方案的示例性多管芯ic封装的横截面侧视图，示出了粗线集成电感器的示例性位置；37.图4示出了根据一个示例性实施方案的示例性混合取向多管芯(momd)ic封装的横截面侧视图，示出了粗线集成电感器的示例性位置；38.图5a至图5d示出了根据本发明的一个实施方案的示例性粗线集成电感器的各种视图；39.图6示出了根据本发明的一个实施方案的与单独的ic结构同时形成的示例性三堆叠电感器线；40.图7a至图7c提供了示例性半导体器件结构的一系列截面图，示出了钨对于具有宽开口和窄开口的器件的不适用性；41.图8a和图8b是根据本发明的一些实施方案的示例性半导体器件结构的截面图，示出了例如用于形成三堆叠电感器线的中间层的宽“桶”开口的铜镀覆超填充的示例；42.图9a至图9c提供了一系列截面图，示出了使用如图8a至图8b所示的电化学镀铜工艺来填充示例性ic器件结构中的宽开口和窄开口；并且43.图10a至图10d示出了根据本发明的一个实施方案，在没有任何附加工艺步骤的情况下，在ic互连结构的构造期间形成包括三堆叠电感器线的集成电感器的示例性工艺。44.应当理解，出现在多个不同附图中的任何所示元件的参考标号在多个附图中具有相同含义，并且本文在任何特定附图的上下文中提及或讨论任何所示元件也适用于每个其他附图(如果有的话)，其中示出了相同的所示元件。具体实施方式45.本发明的实施方案提供了具有粗电感器线的集成电感器，例如由ic器件中的金属层的三堆叠形成，以在电感器线中提供减小的电阻。根据本公开的实施方案的集成电感器被称为“粗线集成电感器”。46.其他实施方案提供了ic封装，例如包括至少一个粗线集成电感器的片上系统(soc)和系统级封装(sip)，其中每个粗线集成电感器可以形成在安装在封装基板或其他安装结构(例如，内插器)上的管芯中，或者形成在封装基板或安装结构自身中。其他实施方案提供用于形成粗线集成电感器和包括粗线集成电感器的ic封装的方法。47.图3和图4示出了根据本发明的示例性实施方案的两个示例性ic封装300和400，包括至少一个粗线集成电感器，例如具有由金属层的三堆叠形成的粗电感器线。每个ic封装300、400可包括形成在封装基板或管芯安装结构(例如，内插器)中以及/或者安装在封装基板或管芯安装结构(例如，内插器)上的至少一个管芯中的至少一个粗线集成电感器。因此，如下所述，图3和图4各自示出了根据本公开形成的粗线集成电感器302、402的各种示例性位置。48.图3示出了根据一个示例性实施方案的包括粗线集成电感器302a至302c的示例性多管芯ic封装300的横截面侧视图。ic封装300包括安装(例如，焊接安装)在硅内插器304上的多个管芯312，该硅内插器继而安装(例如，焊接安装)在封装基板306上。在一个示例性实施方案中，ic封装300可以是现场可编程门阵列(fpga)封装，包括安装到内插器304的fpga管芯和存储器管芯，以及/或者fpga封装的任何其他管芯或部件。在其他实施方案中，ic封装300可以是任何其他类型的器件，包括安装到内插器304的任何数量和类型的管芯312。49.如图所示，硅内插器304可包括(a)多个管芯312之间的互连320(以及安装在硅内插器304上的任何其他管芯之间的类似互连)，以及(b)“硅通孔”(tsv)322，该tsv竖直地延伸穿过硅内插器304以将至少一个管芯312连接到封装基板306中的电路(并且在一些具体实施中，连接到下覆的pcb上的电路，ic封装件300通过竖直地延伸穿过封装基板306的tsv或其他连接(未示出)安装到该电路)。50.图3所示的示例性ic封装300包括形成在封装基板306中的第一粗线集成电感器302a、形成在硅内插器304中的第二粗线集成电感器302b，以及形成在管芯312中的第三粗线集成电感器302c。然而，应当理解，图3所示的粗线集成电感器302a至302c的数量和位置仅表示一个示例性实施方案。在其他实施方案中，ic封装300可包括在封装基座306、硅内插器304和/或一个或多个管芯312中形成的任何数量(例如，零、一个或多于一个)的粗线集成电感器。51.图4示出了根据本发明的一个实施方案的包括根据本公开内容形成的粗线集成电感器402a至402d的示例性混合取向多管芯(“momd”)封装400的横截面。momd封装400可对应于2019年8月14日提交且公布为us2020/0357767a1的共同未决的美国专利申请序列号16/540,117的图3a至图3b和图4中所示的momd封装中的任一个momd封装，该专利申请的全部内容据此以引用方式并入。momd封装400包括安装在水平延伸的管芯安装基座404上的一个或多个水平安装的管芯(hmd)410和一个或多个竖直安装的管芯(vmd)412，该水平延伸的管芯安装基座继而安装在封装基板406上。52.例示的实施方案包括两个hmd 410a、410b和四个vmd 412a、412b、412c、412d。相同封装中的vmd和hmd两者的组合提供了混合取向多管芯封装的“混合取向”方面。53.图4所示的示例性momd封装400包括形成在封装基板406中的第一粗线集成电感器402a，形成在管芯安装基座404中的第二粗线集成电感器402b，形成在hmd 410a中的第三粗线集成电感器402c，以及形成在vmd412a中的第四粗线集成电感器402d。然而，应当理解，图4所示的粗线集成电感器402a至402d的数量和位置仅表示一个示例性实施方案。在其他实施方案中，momd封装400可包括在封装基板406、管芯安装基座404、一个或多个hmd 410和/或一个或多个vmd 412中的每一者中形成的任何数量(例如，零、一个或多于一)的粗线集成电感器。54.形成在封装基板406、管芯安装基座404和hmd 410a中的粗线集成电感器402a至402c可以水平取向，例如，其中限定相应的集成电感器的粗线的每个金属层(例如，下面讨论的示例性集成电感器500的金属层512、514和516)在相应的水平延伸平面中延伸。因此，每个水平取向的粗线集成电感器402a至402c的b场竖直地延伸，即，垂直于集成电感器的取向。相比之下，如图4所示，在vmd 410a中形成的粗线集成电感器402d可以竖直地取向，例如，其中限定相应的集成电感器的粗线的每个金属层在相应的竖直延伸的平面中延伸。因此，竖直取向的粗线集成电感器402d的b场水平延伸，即，垂直于集成电感器402d的取向。55.应当理解，图3和图4仅表示其中可以形成根据本公开内容形成的粗线集成电感器的两种示例性类型的ic封装。根据本公开内容形成的粗线集成电感器可以形成在任何其他类型的ic封装中，并且可以形成在此类封装的任何部件中，例如封装基板、内插器、管芯安装基座或一个或多个管芯。56.图5a至图5d示出了根据本发明的一个实施方案的示例性粗线集成电感器500。图5a和图5b分别示出了示例性粗线集成电感器500的三维顶视图和直接顶视图。如图5a和图5b所示，粗线集成电感器500包括形成为对称螺旋形状的电感器线502。电感器线502由包括三个金属层的金属层堆叠构成，称为“三堆叠”线，除了在510处指示的重叠区域之外，其构成电感器线502的总长度的很小一部分(例如，根据实施方案，小于电感器线502的总长度的5％、1％或0.1％)。在每个重叠区域510处，中间金属层被电绝缘层(例如，钝化层)替换，以将上部金属层与下部金属层物理分离并且电分离，从而防止相应的重叠区域510处的电短路。57.为了说明上述内容，图5c示出了在图5b所示的切割线5c-5c处的三堆叠电感器线502的横截面侧视图，并且图5d示出了在图5b所示的切割线5d-5d处的重叠区域510的横截面侧视图。如图5c所示，三堆叠电感器线502可包括下部金属层512(例如，铜)、中间金属层514(例如，铜)和上部金属层516(例如，铝)。在一些实施方案中，每个金属层512、514、516可以在一个侧面、一些侧面或所有侧面上被阻挡层530覆盖，该阻挡层例如包括ta/tan、ti/tin或其他合适的材料，可以在形成每个相应的金属层512、514、516之前沉积。58.如下文更详细讨论的，在一些实施方案中，粗线集成电感器500可以与集成电路互连结构同时构造。例如，通过在顶部互连层和叠置的接合焊盘层之间的层中形成导电结构，从而限定三堆叠金属线，可以使用ic器件的顶部金属互连层和叠置的接合焊盘层来构造三堆叠电感器线502。在使用铜互连件的ic结构中，铜互连件典型地终止于铝接合焊盘，以与传统封装完全兼容。因此，在一些实施方案中，通过在al接合焊盘层和cu mtop层之间形成铜“桶”区域来限定三堆叠电感器线502，可以使用顶部cu互连层(例如，称为“cu mtop层”)和叠置的铝接合焊盘层来构造三堆叠电感器线502。因此，参考图5c，在一个实施方案中，下部金属层512形成在cu mtop层中，中间金属层514包括形成在钝化层520中的细长铜桶(例如，使用单镶嵌铜沉积工艺)，并且上部金属层516形成在铝接合焊盘层中。59.转至图5d，图5c所示的三堆叠线502的中间金属层514(例如，cu桶区域)未形成在重叠区域510中，使得上部金属层516(其限定导电上穿通孔(overpass))通过钝化层520与下部金属层512(其限定导电下穿通孔(underpass))分离并且电绝缘，从而防止重叠区域510处的电短路。在一个实施方案中，钝化层包括多个介电层，例如按以下顺序沉积：(1)0.1μm氮化硅，(2)0.1μm富硅氧化物(sro)，(3)0.68μm磷硅酸盐玻璃(psg)，以及(4)0.58μm氮氧化硅(sion)，然而，在不超出范围的情况下，可以使用本领域的技术人员已知的其他组合。这种重叠配置允许形成图5a和图5b所示的对称螺旋电感器设计。60.由沿着带有相对较短的重叠区域510的电感器线长度的大部分延伸的三堆叠线502限定的粗线集成电感器500可提供具有非常低的金属电阻的集成电感器，这改善了电感器的品质因子q。例如，粗线集成电感器500可具有小于5mω/sq、小于4mω/sq或小于3mω/sq(例如，在1mω/sq至3mω/sq的范围内)的电阻。例如，三堆叠金属线502可包括(a)2μm厚(竖直地)的cu mtop层512(具有约10mω/sq的电阻)，(b)2μm厚(竖直地)的cu桶层514(具有约10mω/sq的电阻)，以及(c)4μm厚(竖直地)的al接合焊盘层516(具有约8mω/sq的电阻)，这为三堆叠金属线502提供了约3mω/sq的总电阻。61.图5a至图5d所示的示例性粗线集成电感器500具有带有三个正方形线匝的对称螺旋形状。在其他实施方案中，对称螺旋电感器可形成有任何其他数量的线匝，例如，两个、四个、五个、六个或更多的线匝。此外，在其他实施方案中，类似的对称螺旋电感器可形成有六边形、八边形或圆形的线匝(具有任何数量的此类线匝，例如，两个、三个、四个、五个、六个或更多的线匝)，例如，以进一步增加螺旋形状的面积/周长比，并且因此对于给定的电感值(l)降低电阻(r)。62.如上所述，在一些实施方案中，粗线集成电感器可以与ic互连结构的构造同时构造，例如使用顶部cu互连层(cu mtop层)和叠置的al接合焊盘层，通过在al接合焊盘层和cu mtop层之间形成cu桶区域来限定三堆叠电感器线。在常规的ic结构中，al接合焊盘通过钨(w)通孔连接到下覆的cu互连元件。在本发明的实施方案中，常规的钨通孔可以由单镶嵌铜通孔替换，使得包括al接合焊盘层和cu mtop层之间的通孔连接的ic结构可以与粗线集成电感器同时形成。特别地，例如根据下面讨论的图9a至图9c所示的cu沉积工艺，粗线集成电感器的cu桶区域(中间层)可以与器件中其他ic结构的cu通孔(代替常规的钨通孔)同时形成。63.图6示出了与分离的ic互连结构650同时形成的示例性三堆叠电感器线602，该分离的ic互连结构包括cu mtop层612和叠置的al接合焊盘层616。如图所示，三堆叠电感器线602包括下部cu层612a、中间cu层614和上部al层616a，其中下部cu层包括在cu mtop层612中形成的铜区域，中间cu层包括在钝化层620中形成的cu桶区域，并且上部al层包括在al接合焊盘层616中形成的铝区域。在一些实施方案中，例如包括ta/tan、ti/tin或其他合适的材料的阻挡层630可以在形成下部cu层612a和中间cu层614中的每一者之前沉积，以防止或减少铜扩散。64.分离的ic互连结构650包括形成在cu mtop层612中的cu互连元件612b和通过穿过钝化层620的一部分的一个或多个铜通孔640连接到cu互连元件612b的al接合焊盘616b。如上所述，三堆叠电感器线602的中间cu层614和分离的ic结构650的cu通孔640可以例如使用单镶嵌铜通孔工艺同时形成。65.如本文所用，“通孔”是指导电通孔，该导电通孔是通过将导电材料(例如，铜)插入或以其他方式沉积在通孔开口(或“导通孔”)中而形成的，该通孔开口具有小的直径或侧向宽度w通孔，例如小于1μm的直径或宽度，并且因此具有相对较大的电阻。因此，每个cu通孔640可具有小于1μm的直径或侧向宽度w通孔。相比之下，cu桶区域614可以形成为具有在1μm至10μm的范围内的侧向宽度w桶，以及在1μm至10μm的范围内的竖直厚度，或高度h桶。在一些实施方案中，桶开口614可以形成为具有小于2.0的高度与宽度长径比(h桶/w桶)，例如，以允许通过铜填充有效地填充桶开口614，如下所述。例如，桶开口614可以形成为具有在0.1至2.0的范围内，例如在0.5至2.0的范围内的长径比h桶/w桶。在一些实施方案中，桶开口614可以形成为具有小于1.5的长径比h桶/w桶，例如，用于通过铜填充有效地填充桶开口614。例如，桶开口614可以形成为具有在0.5至1.5的范围内，或更具体地在0.8至1.2的范围内的长径比h桶/w桶。66.如本文所用，三堆叠电感器线的相应的金属层的“侧向宽度”(例如，图6中所示的cu桶区域614的侧向宽度w桶，以及图10d中所示的cu mtop区1002a、cu桶区域1040a和al焊盘区1042a的侧向宽度wcu_mtop、wcu_桶和wal_焊盘)是指相应的金属层在垂直于三堆叠电感器线的主伸长方向的方向上的水平宽度。67.如上所述，在本发明的实施方案中，常规的单镶嵌钨(w)通孔可以由单镶嵌铜通孔替换。这种替换的基本原理是cu可以同时填充通孔和桶开口，而钨通常不能。特别地，例如由于钨固有的应力相关特性，钨沉积典型地不适用于较大的开口。随着共形钨层达到例如0.5μm至0.7μm范围内的特定厚度，它开始与下覆的阻挡层(例如，tin层)分离或剥离。另外，随着钨厚度增加，它可以在半导体晶片本身中产生过度应力，并且可能在后续过程诸如典型的钨化学机械抛光(cmp)工艺中产生晶片破裂。因此，在实践中，根据特定应用，钨沉积典型地限于宽度或直径小于约1.0μm的开口。68.图7a至图7c提供了示例性半导体器件结构700的一系列截面图，示出了钨对于具有宽开口和窄开口的器件，例如包括(a)在al接合焊盘和cu互连件之间具有通孔连接的ic结构和(b)利用al接合焊盘层和cu mtop层之间的宽导电区域(例如，“桶”区域)的粗线集成电感器两者的器件的不适用性。如图7a所示，半导体器件结构700包括窄通孔开口710(例如，侧向宽度wv＝0.3μm)和宽开口或“桶开口”720(例如，侧向宽度wt＝3μm)。tin阻挡层(未示出)可以形成在结构上方并且延伸到开口710和开口720中，从而涂覆通孔和桶开口710和720的暴露表面以改善钨对基板的粘附。然后，如图7b所示，可以开始钨沉积工艺(例如，cvd)，这形成共形钨层730。如图7c所示，共形钨层730的厚度tw随着钨沉积的继续而增加。一旦钨层730达到特定厚度，例如tw＝0.7μm，桶开口720中的钨层730可能与下覆的tin阻挡件剥离或分离和/或开始经历或引起应力相关的故障。因此，钨沉积无法有效地填充桶开口720。69.发明人已经设想了通过使用铜或其他合适的金属(例如，镍或钴)同时形成(a)限定集成电感器的三堆叠线的中间层的宽金属区域和(b)其他ic结构的窄通孔以自下而上的方式，而不是以与钨共形的方式同时填充宽开口和窄开口。70.图8a和图8b是示例性半导体器件结构800的截面视图，示出了宽“桶”开口810的铜填充的示例。桶开口810可以具有大于1μm、例如在2μm至10μm范围内的侧向宽度或直径。如图8a所示，随着铜820被沉积，铜820可以在桶开口810的底部积聚，如820a所示。这种自下而上的填充可以继续，直到桶开口810被铜820完全填充，如图8b所示。填充桶开口810的自下而上的方式可以避免上文所论述的与钨沉积相关联的问题。71.在一些实施方案中，通过将有机添加剂添加到电化学镀铜溶液中来实现自下而上的填充，以抑制晶片表面上的镀覆速率，同时增加开口内的镀覆速率。在一些实施方案中，可以通过在电化学镀铜溶液或镀浴中使用加速剂、抑制剂和/或整平剂来进一步改善自下而上的铜填充。72.图9a至图9c提供了一系列截面图，示出了根据本发明的使用如图8a至图8b所示的电化学镀铜工艺来填充示例性ic器件结构900中的宽开口和窄开口，以例如同时形成(a)集成电感器的三堆叠线的宽cu中间层和(b)用于其他ic互连结构的窄cu通孔。图9a至图9c大体上与上文所论述的示出了钨不适用于填充此类开口的图7a至图7c进行对比。如图9a所示，示例性ic结构900包括宽开口或“桶开口”910(例如，侧向宽度w桶》1μm)和窄通孔开口912(例如，侧向宽度w通孔《1μm)。在一些实施方案中，阻挡层930以及之后的薄种晶层932可以形成在半导体器件结构900上方并且延伸到开口910和912中，从而涂覆开口910和912的暴露表面。阻挡层930可包括ta/tan双层、ti/tin双层或其他合适的材料，并且种晶层932可包括铜或其他合适的材料。73.然后，如图9b所示，可以开始铜沉积工艺，在示例性实施方案中为电化学铜镀，该铜沉积工艺开始以自下而上的方式用铜920填充每个开口910和912。可以看出，由于自下而上的填充的性质，窄通孔开口912的较小几何形状相比于较宽的桶开口910填充起来更快。图9c示出了在被铜920完全填充之后的桶开口910和通孔开口912。因此，与钨不同，铜适于同时填充窄开口和宽开口，例如用于构造根据本发明的集成电感器的三堆叠线的中间层。74.在2020年8月21日提交的共同未决的美国专利申请序列号16/999,358中详细公开了使用cu填充来同时填充通孔和桶开口的概念，该专利申请的全部内容据此以引入方式并入。75.图10a至图10d示出了根据本发明的一个实施方案的用于在包括各种其他ic互连结构的ic器件中形成包括三堆叠电感器线的集成电感器的示例性过程。每个图10a至图10c示出了在构造中的ic器件的两个位置处的截面图，即(a)形成集成电感器的第一位置(标记为“三堆叠电感器线”)和(b)形成al接合焊盘的第二位置(标记为“ic互连结构”)，以经由铜通孔提供与分离的ic结构的接触。单独的ic互连结构可用于与晶体管、电阻器、电容器或任何其他类型的电子部件互连。76.首先，如图10a所示，形成cu顶部互连层(cu mtop层)1002，包括形成(a)第一cu mtop区域1002a，其形成所构造的集成电感器的三堆叠线的下层，(b)第二cu mtop区域1002b，其包括一个或多个晶体管、电阻器、电容器或任何其他类型的电子部件的元件(或与之接触)，以及(c)示例性ic器件的任何其他互连元件。在一个实施方案中，cu mtop层1002可以通过镶嵌cu沉积，随后通过cu化学机械平面化(cmp)来平面化顶表面而形成。77.绝缘区域1004可以被沉积在cu mtop层1002上方。在下面讨论的实施方案中，绝缘区域1004包括钝化区域，该钝化区域可包括被配置为保护下覆的有源集成电路部件的多层介电膜的组合。例如，钝化区1004可包括优选地按以下顺序沉积的以下四层：(1)0.1μm的氮化硅，(2)0.1μm的富硅氧化物(sro)，(3)0.68μm的磷硅酸盐玻璃(psg)和(4)0.59μm的氮氧化硅(sion)。在其他实施方案中，例如，其中集成电感器进一步向下形成在ic器件结构中(例如，在顶部互连层下面)，绝缘区域1004可包括形成在ic器件结构中的任何其他电绝缘区域，例如，氧化物区域或氮化物层。78.接下来，参考图10b，在钝化层1004上方沉积光致抗蚀剂层1010并且将其图案化，以形成在第一cu mtop区域1002a上方对准的宽开口1012和在第二cu mtop区域1002b上方对准的多个窄开口1014。然后可以通过光致抗蚀剂1010中的开口1012、1014执行通孔蚀刻，以限定钝化层1004中的宽桶开口1020和多个窄通孔开口1022。每个蚀刻的开口1020、1022可以暴露cu mtop层1002的顶表面1003的区域。在蚀刻之后，光致抗蚀剂1010的剩余部分可通过抗蚀剂剥离或其他合适的移除工艺来移除。79.如图10c所示，在移除光致抗蚀剂1010之后，可以用铜来填充宽桶开口1020和窄通孔开口1022，例如，使用单镶嵌铜通孔工艺，该单镶嵌铜通孔工艺可包括(a)沉积阻挡层，随后沉积铜种晶层，(b)执行电化学镀铜，(c)执行铜退火，以及(d)执行铜cmp，如下所述。80.在一个实施方案中，最先将阻挡层1030和种晶层1032沉积到开口1020和开口1022中。阻挡层1030可包括ta/tan双层、ti/tin双层或任何其他合适的阻挡层，并且可具有至范围内的厚度。种晶层1032可包括铜或其他合适的种晶层材料，并且可具有在至的范围内的厚度。81.然后执行自下而上的铜填充工艺，例如如上关于图8a至图8b和图9a至图9c所述的电化学镀铜工艺，以同时形成(a)限定所构造的集成电感器的三堆叠线的中间层的cu桶区域1040a，以及(b)多个cu通孔1040b。在一些实施方案中，可以在镀覆溶液中添加添加剂(例如，促进剂、抑制剂和/或整平剂)以增强自下而上的铜填充。82.在一些实施方案中，沉积的铜结构1040a、1040b可以例如通过在200℃的温度下在炉中加热30分钟至105分钟而被退火。然后可以执行铜cmp(化学机械平面化)以将铜结构1040a、1040b向下平面化到钝化区域1004的顶表面(或进一步向下，从而移除钝化区域1004的部分厚度)，从而移除沉积的铜结构1040a、1040b的上部部分。图10c中示出了在cmp后得到的结构。83.最后，如图10d所示，可以在该结构的顶部上形成铝层1040。铝层1040可包括沉积在结构上方的单个铝层或多个子层的堆叠，如延伸穿过al层1040的水平虚线所示。在一个实施方案中，al层1040包括三层堆叠，该三层堆叠包括夹置在一对ti/tin子层之间的铝子层。在另一个实施方案中，al层1040可包括在tan/ta子层上方形成的铝子层。在这些实施方案中的每一个实施方案中，铝子层下面的ti/tin和/或tan/ta子层可用作铜扩散阻挡件。84.然后可以对沉积的al层1040进行图案化和蚀刻，以限定(a)cu桶区域1040a上方的al焊盘区域1042a，其限定所构造的集成电感器的三堆叠电感器线的上层，以及(b)cu通孔1040b上的al接合焊盘1042b，其提供与分离的ic互连结构的cu mtop区域1002b的导电接触。如图10d所示，al层1042a、cu桶区域1040a和下覆的cu mtop区域1002a限定了三堆叠电感器线1050。85.在一些实施方案中，cu桶1040a的侧向宽度wcu_桶大于1μm，例如在1μm至10μm的范围内，并且每个cu通孔1040b的侧向宽度wcu_通孔小于1μm。在一些实施方案中，wcu_桶大于2μm(例如，在2μm至10μm的范围内)，并且每个铜通孔的wcu_通孔小于1μm，例如小于0.5μm。在一些实施方案中，wcu_桶在1μm至5μm的范围内，例如在2μm至3μm的范围内，并且wcu_通孔小于1μm，例如，小于0.5μm。86.在一些实施方案中，cu mtop区域1002a的侧向宽度wcu_mtop大于1μm，例如在1μm至10μm或1μm至5μm的范围内，并且类似地，al焊盘区域1042a的侧向宽度wal_焊盘可大于1μm，例如在1μm至10μm或1μm至5μm的范围内。87.在一些实施方案中，cu mtop区域1002a、cu桶区域1040a和al焊盘区域1042a的侧向宽度wcu_mtop、wcu_桶和wal_焊盘可以相同，从而提供均匀宽度的电感器线。在一些实施方案中，cu mtop区域1002a、cu桶区域1040a和al焊盘区域1042a的侧向宽度wcu_mtop、wcu_桶和wal_焊盘可以几乎相同，例如，(三个金属层的)最大层宽度与最窄层宽度相差小于200％、小于100％、小于75％、小于50％、小于25％或小于10％。增加wcu_mtop、wcu_桶和wal_焊盘的宽度均匀性可以改善集成电感器的性能。88.如上所述，在一些实施方案中，三堆叠电感器线1050具有非常低的电阻，例如小于5mω/sq、小于4mω/sq或小于3mω/sq。例如，在一个示例性实施方案中，(a)cu mtop区域1002a具有2μm的竖直厚度(高度)tcu_mtop和约10mω/sq的电阻，(b)cu桶区域1040a具有2μm的竖直厚度(高度)tcu_桶和约10mω/sq的电阻，以及(c)al焊盘区域1042a具有4μm的竖直厚度(高度)tal_焊盘和约8mω/sq的电阻，这为三堆叠电感器线1050提供了约3mω/sq的非常低的电阻。在一些实施方案中，如上所述形成的三堆叠电感器线1050可以向背景ic制造工艺流程增加很少的附加工艺步骤或不增加附加的工艺步骤，因此可以增加很少的附加工艺成本或不增加附加工艺成本。









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