包括背侧沟槽支撑结构的三维存储器设备及其形成方法与流程

电气元件制品的制造及其应用技术1.本公开整体涉及半导体设备领域，并且具体地涉及包括背侧沟槽支撑结构的三维存储器设备及其形成方法。背景技术：2.每个单元具有一个位的三维竖直nand串在t.endoh等人的标题为“novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell”，iedm proc.(2001)33-36的文章中公开。技术实现要素：3.根据本公开的方面，提供了一种三维存储器设备，所述三维存储器设备包括：层堆叠，所述层堆叠位于衬底上方并且通过沿第一水平方向横向延伸的背侧沟槽而彼此横向间隔开，其中所述层堆叠中的每个层堆叠包括绝缘层和导电层的相应的交替堆叠；存储器开口，所述存储器开口竖直延伸穿过所述交替堆叠中的相应交替堆叠，并且填充有相应的存储器开口填充结构，其中所述存储器开口填充结构中的每个存储器开口填充结构包括相应的竖直半导体沟道和相应的竖直存储器元件堆叠；和背侧沟槽填充结构，所述背侧沟槽填充结构位于所述背侧沟槽中的相应背侧沟槽内，其中所述背侧沟槽填充结构中的每个背侧沟槽填充结构包括相应行背侧沟槽桥结构，所述相应行背侧沟槽桥结构沿所述第一水平方向彼此横向间隔开，并且距所述衬底的距离比所述导电层中的最远侧导电层距所述衬底的距离更远。4.根据本公开的另一方面，提供了一种形成三维存储器设备的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过所述交替堆叠形成存储器开口；在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构中的每个存储器开口填充结构包括相应的竖直半导体沟道和相应的竖直存储器元件堆叠；在所述交替堆叠上方形成接触层级介电层；形成沿第一水平方向横向延伸穿过所述接触层级介电层和所述交替堆叠的背侧沟槽，以形成包括所述接触层级介电层的相应图案化部分和所述交替堆叠的相应图案化部分的层堆叠，所述层堆叠通过所述背侧沟槽而彼此横向间隔开；形成一行背侧沟槽桥结构，所述一行背侧沟槽桥结构在所述背侧沟槽中的每个背侧沟槽内沿所述第一水平方向彼此横向间隔开，其中所述背侧沟槽桥结构距所述衬底的距离比所述牺牲材料层的图案化部分中的最远侧图案化部分距所述衬底的距离更远；以及用导电层替换所述牺牲材料层的所述图案化部分。附图说明5.图1是根据本公开的实施方案的在形成至少一个外围设备、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。6.图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。7.图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。8.图4a是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。9.图4b是图4a的示例性结构的俯视图。竖直平面a-a’为图4a的剖面的平面。10.图5a至图5h是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。11.图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。12.图7a是根据本公开的实施方案的在形成背侧沟槽和源极区之后的示例性结构的示意性竖直剖面图。13.图7b是图7a的示例性结构的局部透视俯视图。竖直平面a-a’为图7a的示意性竖直剖面图的平面。14.图8是根据本公开的实施方案的在形成牺牲填充材料层之后的示例性结构的示意性竖直剖面图。15.图9a是根据本公开的实施方案的在形成牺牲背侧沟槽填充结构之后的示例性结构的示意性竖直剖面图。16.图9b是图9a的示例性结构的局部透视俯视图。竖直平面a-a’为图9a的示意性竖直剖面图的平面。17.图10a是根据本公开的实施方案的在形成硬掩模层和图案化光致抗蚀剂层之后的示例性结构的示意性竖直剖面图。18.图10b是图10a的示例性结构的局部透视俯视图。竖直平面a-a’为图10a的示意性竖直剖面图的平面。19.图11a是根据本公开的实施方案的在牺牲背侧沟槽填充结构的上部部分中形成凹陷腔之后的示例性结构的示意性竖直剖面图。20.图11b是图11a的示例性结构的局部透视俯视图。竖直平面a-a’为图11a的示意性竖直剖面图的平面。21.图12是根据本公开的实施方案的在形成介电填充材料层之后的示例性结构的示意性竖直剖面图。22.图13a是根据本公开的实施方案的在形成牺牲沟槽桥结构之后的示例性结构的竖直剖面图。23.图13b是图13a的示例性结构的局部透视俯视图。竖直平面a-a’为图13a的示意性竖直剖面图的平面。图13c是图13a的示例性结构的另选实施方案的局部透视俯视图。24.图14a是根据本公开的实施方案的通过移除牺牲背侧沟槽填充结构而形成背侧腔之后的示例性结构的示意性竖直剖面图。25.图14b是图14a的示例性结构的局部透视俯视图。竖直平面a-a’为图14a的示意性竖直剖面图的平面。26.图15是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。27.图16a至图16d是根据本公开的实施方案的在形成导电层期间的示例性结构的区的顺序竖直剖面图。28.图17是图16d的处理步骤处的示例性结构的示意性竖直剖面图。29.图18a是根据本公开的实施方案的在从背侧沟槽内移除导电材料之后的示例性结构的示意性竖直剖面图。30.图18b是图18a的示例性结构的局部透视俯视图。竖直平面a-a’为图18a的示意性竖直剖面图的平面。31.图19a是根据本公开的实施方案的在形成每个背侧沟槽的绝缘间隔物之后的示例性结构的示意性竖直剖面图。32.图19b是图19a的示例性结构的局部透视俯视图。竖直平面a-a’为图19a的示意性竖直剖面图的平面。33.图19c是沿图19b的竖直平面c-c'截取的示例性结构的竖直剖面图。34.图20a是根据本公开的实施方案的在形成每个背侧沟槽的背侧接触通孔结构之后的示例性结构的示意性竖直剖面图。35.图20b是图20a的示例性结构的局部透视俯视图。竖直平面a-a’为图20a的示意性竖直剖面图的平面。36.图20c是沿图20b的竖直平面c-c'截取的示例性结构的竖直剖面图。37.图21a是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。38.图21b是图21a的示例性结构的俯视图。竖直平面a-a’为图21a的示意性竖直剖面图的平面。39.图21c是示例性结构的另选构型的俯视图。具体实施方式40.如上所述，本公开涉及三维存储器设备，所述三维存储器设备包括背侧沟槽支撑结构，所述背侧沟槽支撑结构在用导电层替换牺牲材料层期间减少或防止堆叠倾斜或坍塌，下文描述了其制造方法、其各个方面。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体设备，诸如包括多个nand存储器串的三维存储器阵列设备。41.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。42.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此间不直接接触，则这两个元件彼此“分离”。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。43.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以位于连续结构的顶表面和底表面之间或在连续结构的顶部表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。44.参考图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直nand存储器设备的设备结构。示例性结构包括可为半导体衬底的衬底(9、10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。45.如本文所用，“半导体材料”是指具有在1.0×10-6s/cm至1.0×105s/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6s/cm至1.0×105s/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/cm至1.0×105s/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105s/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6s/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105s/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6s/cm至1.0×105s/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。46.外围电路的至少一个半导体设备700可形成于衬底半导体层9的一部分上。至少一个半导体设备可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750、752、754、758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752、754)和栅极帽盖电介质758。栅极电极(752、754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750、752、754、758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750、752、754、758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761、762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体设备可以包含随后形成的存储器设备的驱动器电路，其可以包括至少一个nand设备。47.介电材料诸如氧化硅可以沉积在该至少一个半导体设备上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬里(761、762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761、762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。48.任选的半导体材料层10(如果存在)可在形成该至少一个半导体设备700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成于衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(cmp)移除沉积的半导体材料的位于平面化介电层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。49.至少一个半导体设备700的区(即区域)在本文中被称为外围设备区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围设备区200之间提供。50.在一个另选实施方案中，含有用于外围电路的至少一个半导体设备700的外围设备区200可以在阵列构型下的cmos中位于存储器阵列区100下。在另一个另选实施方案中，外围设备区200可以位于单独的衬底上，所述单独的衬底随后结合到存储器阵列区100。51.参考图2，在衬底(9、10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。52.每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。53.交替的多个的堆叠在本文中被称为交替堆叠(32、42)。在一个实施方案中，交替堆叠(32、42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。54.牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。55.牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直nand设备的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。56.在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(cvd)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(teos)作为cvd过程的前体材料。可形成牺牲材料层42的第二材料，例如cvd或原子层沉积(ald)。57.牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维nand串存储器设备的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。58.绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。59.虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。60.任选地，绝缘帽盖层70可形成于交替堆叠(32、42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。61.参考图3，在交替堆叠(32、42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。62.平台区在位于存储器阵列区100和外围设备区200之间的接触区300中形成，该外围设备区包含用于外围电路的至少一个半导体设备。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9、10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。63.在交替堆叠(32、42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32、42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32、42)的阶梯式表面，这些阶梯式表面从交替堆叠(32、42)内的最底层持续地延伸到交替堆叠(32、42)内的最顶层。64.阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可在牺牲材料层42的物理暴露表面中采用具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何上覆牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿第一水平方向hd1布置，并且阶梯的列可沿垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。65.通过在其中沉积电介质材料，可在阶梯式腔体中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(cmp)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如b、p和/或f。66.任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和位于漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。67.参考图4a和图4b，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成于绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32、42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32、42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32、42)的位于接触区300中阶梯式表面下方的部分来形成。68.存储器开口49延伸穿过交替堆叠(32、42)的整体。支撑开口19延伸穿过在交替堆叠(32、42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。69.存储器开口49和支撑开口19可以从交替堆叠(32、42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。70.存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。71.图5a至图5h示出了存储器开口49中的结构变化，该存储器开口49是图4a和图4b的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。72.参考图5a，示出了图4a和图4b的示例性设备结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32、42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32、42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。73.参考图5b，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9、10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。74.参考图5c，包括阻挡介电层52、存储器材料层54、隧穿介电层56和任选的牺牲覆盖材料层601的层堆叠可以顺序地沉积在存储器开口49中。75.阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。76.介电金属氧化物的非限制性示例包括氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(lao2)、氧化钇(y2o3)、氧化钽(ta2o5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、脉冲激光沉积(pld)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。77.另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。78.随后，可形成存储器材料层54。在一个实施方案中，存储器材料层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，存储器材料层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，存储器材料层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且存储器材料层54可形成为单个连续层。79.在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将存储器材料层54形成为竖直地间隔开的多个存储器材料部分。虽然采用其中存储器材料层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中存储器材料层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。80.在一个实施方案中，每个竖直存储器元件堆叠包括在编程时在其中保持电荷的竖直电荷存储材料部分堆叠，或在编程时在其中保持电极化的竖直铁电存储器元件堆叠。在使用竖直铁电存储器元件堆叠的情况下，存储器材料层54可以包括连续铁电材料层或多个分立的竖直分离的铁电材料部分。铁电材料可以包括掺杂有例如硅、铝或锆的正交晶相氧化铪。81.存储器材料层54可以形成为均匀组成的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，存储器材料层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，存储器材料层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。存储器材料层54可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)或用于在其中存储电荷的任何合适沉积技术形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。82.隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器设备的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。83.任选的牺牲覆盖材料层601包括对于隧穿介电层56的材料具有选择性的可随后被移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可包括诸如非晶硅的半导体材料。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成。牺牲覆盖材料层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。存储器腔体49'形成于每个存储器开口49的未填充有沉积的材料层(52、54、56、601)的体积中。84.参见图5d，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的牺牲覆盖材料层601、隧穿介电层56、存储器材料层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶表面上方的牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。85.牺牲覆盖材料层601的每个剩余部分可以具有管状构型。存储器材料层54可包括电荷捕获材料、铁电材料或浮栅材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。86.基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。隧穿介电层56位于存储器材料层54上方。存储器开口49中的一组阻挡介电层52、存储器材料层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为存储器材料层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52可以具有竖直重合的侧壁。对于隧穿介电层56的材料具有选择性的牺牲覆盖材料层601可随后被移除。在牺牲覆盖材料层601包括半导体材料的情况下，可执行采用热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿法蚀刻工艺以移除牺牲覆盖材料层601。另选地，牺牲覆盖材料层601可以被保持在最终设备中。87.参考图5e，半导体沟道层60l可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在隧穿介电层56上。半导体沟道层60l包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60l包括非晶硅或多晶硅。半导体沟道层60l可具有第一导电类型的掺杂，该第一导电类型与半导体材料层10和基座沟道位置11的导电类型相同。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道层60l。半导体沟道层60l的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大的厚度。半导体沟道层60l可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。88.参考图5f，在每个存储器开口中的存储器腔体49’未被半导体沟道层60l完全地填充的情况下，可以将介电核心层62l沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62l包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(lpcvd)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62l。89.参考图5g，可以例如通过凹陷蚀刻工艺来移除介电芯层62l的水平部分，使得介电芯层62l的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶表面的水平平面下方的相应顶表面。介电芯层62l的每个剩余部分构成介电芯62。90.参考图5h，可在介电芯62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料中的掺杂剂浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。91.可以从包括绝缘帽盖层70的顶表面的水平平面上方移除(例如，通过化学机械平面化(cmp)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60l的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。具有第一导电类型的掺杂的半导体沟道层60l的每个剩余部分构成竖直半导体沟道60。92.隧穿介电层56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷或铁电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器设备的存储器设备的操作的保留时间，诸如超过24小时的保留时间。93.存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为存储器材料层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。94.参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4a和图4b的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4a和图4b的结构的每个支撑开口19内形成支撑柱结构20的实例。95.每个存储器堆叠结构55包括竖直半导体沟道60和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56和横向围绕隧穿介电层56的电荷存储或铁电区(例如包括存储器材料层54的部分)的竖直堆叠以及任选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。96.参考图7a和图7b，接触层级介电层73可以形成于绝缘层32和牺牲材料层42的交替堆叠(32、42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。97.光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触级介电层73、交替堆叠(32、42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面竖直延伸至衬底(9、10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。98.在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向地延伸，并且可以沿第二水平方向(例如位线方向)hd2而彼此横向间隔开，该第二水平方向垂直于第一水平方向hd1。存储器堆叠结构55可排列成沿第一水平方向(例如字线方向)hd1延伸的行。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿纵向方向(即，沿第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72都可以具有沿垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻的一对背侧沟槽79和漏极选择层级隔离结构72之间，或者位于相邻的一对漏极选择层级隔离结构72之间。99.在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。通常，可以穿过接触层级介电层73和交替堆叠(32、42)形成沿第一水平方向hd1横向延伸的背侧沟槽79。如在图3的处理步骤处所形成的交替堆叠(32、42)通过所述背侧沟槽79被分成沿所述第二水平方向hd2横向间隔开的多个交替堆叠(32、42)。形成层堆叠(32、42、70、73)，所述层堆叠中的每个层堆叠包括接触层级介电层73的相应图案化部分和交替堆叠(32、42)的相应图案化部分，如在图3的处理步骤处所形成并且通过背侧沟槽79而彼此横向间隔开。100.第二导电类型的掺杂剂可以通过离子注入工艺被注入位于背侧沟槽的底部处的衬底(9、10)的物理暴露表面部分中(其可以是半导体材料层10的表面部分)。源极区61可以在每个背侧沟槽79下方的半导体材料层10的表面部分处形成。每个源极区61形成于衬底(9、10)的表面部分中，该表面部分位于相应背侧沟槽79下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。101.半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。每个水平半导体沟道59接触源极区61和多个基座沟道部分11。102.参考图8，牺牲填充材料层161l可以通过保形沉积牺牲填充材料而形成于背侧沟槽79中以及层堆叠(32、42、70、73)上方。在一个实施方案中，牺牲填充材料包括半导体材料、含碳材料或聚合物材料。例如，牺牲填充材料可以包括非晶硅、多晶硅、硅锗合金、非晶碳、类金刚石碳(dlc)或硅基聚合物材料。103.参考图9a和图9b，可以执行平面化工艺以移除上覆包括接触层级介电层73的顶表面的水平平面的牺牲填充材料层161l的水平部分。平面化工艺可采用凹陷蚀刻工艺和/或化学机械抛光(cmp)工艺。填充相应背侧沟槽79的牺牲填充材料层161l的每个剩余部分构成牺牲背侧沟槽填充结构161。104.参考图10a和图10b，任选的硬掩模层162可以沉积在接触层级介电层73和牺牲背侧沟槽填充结构161上方。硬掩模层162包括与接触层级介电层73的介电材料不同的介电材料。例如，接触层级介电层73可以包含氧化硅，并且硬掩模层162可以包含氮化硅。硬掩模层162的厚度可在10nm至200nm的范围内，但是也可采用更小和更大的厚度。105.可以在硬掩模层162上方施加光致抗蚀剂层167，并且可以光刻图案化以形成穿过光致抗蚀剂层167的分立开口的图案。光致抗蚀剂层167中的开口的图案可以包括上覆牺牲背侧沟槽填充结构161中的相应牺牲背侧沟槽填充结构的多行分立开口。具体地，沿第二水平方向hd2延伸(例如，伸长)并且沿第一水平方向hd1间隔开的一行分立的矩形形状的开口可以穿过光致抗蚀剂层167在每个牺牲背侧沟槽填充结构161上方形成。在一个实施方案中，每行分立开口可以包括矩形开口的周期性一维阵列。每个开口沿第一水平方向hd1的宽度可以在100nm至2,000nm的范围内，并且开口沿第一水平方向hd1的节距可以在200nm至10,000nm的范围内，但是也可以采用更小和更大的尺寸。106.参考图11a和图11b，可执行各向异性蚀刻工艺，以穿过硬掩膜层162将光致抗蚀剂层167中的开口的图案转移到牺牲背侧沟槽填充结构161的上部部分。各向异性蚀刻工艺可以包括第一各向异性蚀刻步骤和第二各向异性蚀刻步骤，所述第一各向异性蚀刻步骤蚀刻对于接触层级介电层73的材料具有选择性的硬掩模层162的材料，所述第二各向异性蚀刻步骤蚀刻对于接触层级介电层73的材料具有选择性的牺牲背侧沟槽填充结构161的材料。可以选择第二各向异性蚀刻步骤的持续时间，使得牺牲背侧沟槽填充结构161的凹陷表面形成于包括每个层堆叠(32、42、70、73)内的最顶部牺牲材料层42的顶表面的水平平面上方。一行凹陷腔169形成于每个背侧沟槽79内并且位于所述牺牲背侧沟槽填充结构161中的相应牺牲背侧沟槽填充结构上方。凹陷腔169可以在牺牲背侧沟槽填充结构161中的每个牺牲背侧沟槽填充结构内沿第一水平方向hd1横向间隔开。107.参考图12，可例如通过灰化来移除光致抗蚀剂层167。介电填充材料层164l可以沉积在凹陷腔169内并且沉积在硬掩模层162上方。介电填充材料层164l可包括介电材料，诸如氧化硅。108.参考图13a和图13b，介电填充材料层164l可以被平面化以从包括硬掩模层162的顶表面的水平平面上方移除介电填充材料层164l的部分。例如，可采用化学机械抛光(cmp)工艺或凹陷蚀刻工艺。介电填充材料层164l随后可以例如通过执行各向同性凹陷蚀刻工艺(诸如湿法蚀刻工艺)来凹陷，以移除介电填充材料层的上覆包括接触层级介电层73的顶表面的水平平面的部分。随后可以移除对于接触层级介电层73的材料和介电填充材料层164l的剩余部分具有选择性的硬掩模层162。例如，如果硬掩模层162包括氮化硅并且如果接触层级介电层73和介电填充材料层164l包括氧化硅，则可以采用采用热磷酸的湿法蚀刻工艺来移除硬掩模层162。介电填充材料层164l的每个剩余部分构成背侧沟槽桥结构164，所述背侧沟槽桥结构填充凹陷腔169中的相应凹陷腔的体积。109.一行背侧沟槽桥结构164可形成于每个背侧沟槽79内。在背侧沟槽79中的每个背侧沟槽内，一行背侧沟槽桥结构164内的背侧沟槽桥结构164沿第一水平方向hd1彼此横向间隔开。在一个实施方案中，背侧沟槽桥结构164的底表面距衬底(9、10)的距离比所述牺牲材料层42的图案化部分中的最远侧图案化部分距所述衬底(9、10)的距离更远。在一个实施方案中，背侧沟槽桥结构164的顶表面可以与接触层级介电层73的顶表面共面或可基本上共面。110.不同沟槽79中的背侧沟槽桥结构164被示出为沿图13b中的第二水平方向hd2对准。然而，在图13c中所示的另选实施方案中，不同沟槽79中的背侧沟槽桥结构164沿第二水平方向hd2交错(即，偏移)。111.参考图14a和14b，牺牲背侧沟槽填充结构161可以通过各向同性蚀刻工艺对于背侧沟槽桥结构164和层堆叠(32、42、70、73)的材料具有选择性地移除。各向同性蚀刻工艺蚀刻对于背侧沟槽桥结构164和层堆叠(32、42、70、73)的介电材料具有选择性的牺牲背侧沟槽填充结构161的材料。例如，如果牺牲背侧沟槽填充结构161包括半导体材料，诸如非晶硅，则各向同性蚀刻工艺可以包括采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿法蚀刻工艺。在一个实施方案中，牺牲背侧沟槽填充结构161可以包括无掺杂的半导体材料或轻掺杂的半导体材料，并且采用热tmy或tmah的湿法蚀刻工艺可以蚀刻对于源极区61的重掺杂的半导体材料具有选择性的牺牲背侧沟槽填充结构161的无掺杂或轻掺杂的半导体材料。112.另选地或除此之外，牺牲背侧沟槽填充结构161可以包括硅锗合金，以相对于源极区61的半导体材料提供更高的蚀刻速率。任选地，在沉积牺牲填充材料层161l之前，可以在每个源极区61上方形成薄表面氧化物层(未示出)，以促进牺牲背侧沟槽填充结构161的选择性移除。113.在从其移除牺牲背侧沟槽填充结构161的每个容积中形成背侧腔体79’。位于背侧沟槽79的上部部分内的每行背侧沟槽桥结构164提供连接相邻对层堆叠(32、42、70、73)的上部区域的平行桥的构型，其沿所述第二水平方向hd2横向间隔开。背侧沟槽桥结构164在其中形成背侧凹陷部的后续处理步骤期间向层堆叠(32、42、70、73)提供结构支撑，并且层堆叠(32、42、70、73)内的牺牲材料层42被导电层替换。桥结构减少层堆叠的倾斜和坍塌。114.参考图15和图16a，可例如采用蚀刻工艺将蚀刻剂引入背侧腔体79’中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料的移除可以是对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料具有选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。背侧沟槽桥结构164不阻挡从背侧沟槽79进入背侧凹陷部43，因为背侧沟槽桥结构164的底表面距衬底(9、10)的距离比所述背侧凹陷部43中的最远侧背侧凹陷部更远。115.移除对于第一材料和存储器膜50的最外层具有选择性的第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺蚀刻对于氧化硅、硅和本领域中采用的各种其他材料具有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。116.每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维nand串阵列，其具有设置在衬底(9、10)上方的多个设备层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维nand串阵列的相应字线的空间。117.多个背侧凹陷部43中的每一个可基本上平行于衬底(9、10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和上覆绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。通常，可以通过移除对于绝缘层32(其为如图3的处理步骤处形成的绝缘层32的图案化部分)具有选择性的牺牲材料层42(其为如图3的处理步骤处形成的牺牲材料层的图案化部分)来形成背侧凹陷部43。118.可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。119.参考图16b，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。120.背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ald)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。121.背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。122.参考图16c，可以通过穿过背侧沟槽79将至少一种反应物气体提供到背侧凹陷部43中而在背侧凹陷部43中沉积至少一种导电材料。金属阻挡层46a可被沉积在背侧凹陷部43中。金属阻挡层46a包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46a可以包括导电金属氮化物材料诸如tin、tan、wn或其堆叠，或者可以包括导电金属碳化物材料诸如tic、tac、wc或其堆叠。在一个实施方案中，金属阻挡层46a可以通过保形沉积工艺诸如化学气相沉积(cvd)或原子层沉积(ald)进行沉积。金属阻挡层46a的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46a可以基本上由导电金属氮化物诸如tin组成。123.参考图16d和图17，金属填充材料沉积在多个背侧凹陷部43中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在接触级电介质层73的顶表面上方，以形成金属填充材料层46b。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46b可以基本上由至少一种元素金属构成。金属填充材料层46b的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46b可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46b可以采用含氟前体气体诸如wf6进行沉积。在一个实施方案中，金属填充材料层46b可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46b通过金属阻挡层46a与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46a是阻止氟原子扩散穿过其中的金属阻挡层。124.多个导电层46可形成于多个背侧凹陷部43中，并且连续金属材料层46l可形成于每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对电介质材料层诸如一对绝缘层32之间的金属阻挡层46a的一部分和金属填充材料层46b的一部分。连续金属材料层46l包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层46a的连续部分和金属填充材料层46b的连续部分。125.每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46l的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。126.参考图18a和图18b，连续的导电材料层46l的沉积的金属材料通过执行蚀刻连续导电材料层46l的至少一种导电材料的各向同性蚀刻工艺而从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。127.每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器设备的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器设备的公共控制栅极电极的字线。128.在一个实施方案中，连续导电材料层46l的移除对于背侧阻挡介电层44的材料可以是具有选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46l的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。可以在移除连续的导电材料层46l期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。每个背侧腔体79'在相应行背侧沟槽桥结构164下方连续沿第一水平方向hd1延伸。129.参考图19a至图19c，可以通过保形沉积工艺在背侧沟槽79中并且在接触层级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(lpcvd)或原子层沉积(ald)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。130.如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。131.执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。绝缘间隔物74中的每个绝缘间隔物接触位于同一背侧沟槽79中的相应行背侧沟槽桥结构164的底表面和侧壁。132.源极区61的顶表面可物理地暴露在每个背侧沟槽79的底部处。在交替堆叠体(32、46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成于衬底(9、10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59、11、60)包括存储器堆叠结构55的竖直半导体沟道60。133.参考图20a至图20c，背侧接触通孔结构76可形成于每个背侧腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76a和导电填充材料部分76b。导电衬垫76a可包括导电金属衬垫，诸如tin、tan、wn、tic、tac、wc、其合金或其堆叠。导电衬垫76a的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76b可以包括金属或金属合金。例如，导电填充材料部分76b可以包括w、cu、al、co、ru、ni、其合金或其堆叠。134.可以将上覆交替堆叠(32、46)的接触级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(cmp)工艺，则接触级介电层73可以用作cmp停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32、46)，并且接触相应源极区61的顶表面。如果采用背侧阻挡介电层44，则每个背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。135.通常，可以在形成绝缘间隔物74之后通过在背侧沟槽79的未填充有绝缘间隔物74的体积中沉积和平面化至少一种导电材料而在所述背侧沟槽79中的每个背侧沟槽内形成背侧接触通孔结构76。在一个实施方案中，所述背侧接触通孔结构76中的每个背侧接触通孔结构包括脚轮，所述脚轮在同一背侧沟槽79中的相邻背侧沟槽桥结构164之间从包括所述背侧沟槽桥结构164的底表面的水平平面向上突出。在一个实施方案中，每个背侧沟槽通孔结构76的脚轮可以具有位于包括所述背侧沟槽桥结构164的顶表面的水平平面内的顶表面。因此，背侧沟槽通孔结构76不位于背侧沟槽桥结构164的顶表面上方或顶表面上。136.另选地，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积并且可以基本上由至少一种介电材料组成。在该另选实施方案中，可以省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带接触)可以接触半导体沟道60的下部部分的一侧。137.参考图21a和图21b，附加的接触通孔结构(88、86、8p)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成于导电层46上。外围设备接触通孔结构8p可以通过后向阶梯式介电材料部分65直接形成于外围设备的相应节点上。138.图21c示出了根据另选实施方案的示例性结构的另选构型。在该实施方案中，桥结构164位于接触区300中，但不在存储器阵列区100中。在另一个另选实施方案中，用于形成背侧接触通孔结构76的平面化步骤移除比图20a-20c中所示更多的材料，以移除整个剩余桥结构164。在该另选实施方案中，桥结构164是不保留在图21a-21c中所示的最终存储器设备中的临时结构。139.由于桥结构164减小层堆叠的倾斜和图案变形，因此它们还减少了由于图案变形而导致的漏极接触通孔结构88与背侧接触通孔结构76之间的潜在短路。桥结构164的形成也相对简单，并且不显著地负面影响后续工艺步骤。140.参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器设备，所述三维存储器设备包括：层堆叠(32、46、70、73)，所述层堆叠位于衬底(9、10)上方并且通过沿第一水平方向hd1横向延伸的背侧沟槽79而彼此横向间隔开，其中所述层堆叠(32、46、70、73)中的每个层堆叠包括绝缘层32和导电层46的相应的交替堆叠；存储器开口49，所述存储器开口竖直延伸穿过所述交替堆叠(32、46)中的相应交替堆叠，并且填充有相应的存储器开口填充结构58，其中所述存储器开口填充结构58中的每个存储器开口填充结构包括相应的竖直半导体沟道60和相应的竖直存储器元件堆叠(诸如位于导电层46的水平处的存储器材料层54的部分)；和背侧沟槽填充结构(74、76、164)，所述背侧沟槽填充结构位于所述背侧沟槽79中的相应背侧沟槽内，其中所述背侧沟槽填充结构(74、76、164)中的每个背侧沟槽填充结构包括相应行背侧沟槽桥结构164，所述相应行背侧沟槽桥结构沿所述第一水平方向hd1彼此横向间隔开，并且距所述衬底(9、10)的距离比所述导电层中的最远侧导电层46距所述衬底(9、10)的距离更远。141.在一个实施方案中，层堆叠(32、46、70、73)中的每个层堆叠包括相应的接触层级介电层73，所述相应的接触层级介电层上覆所述相应的交替堆叠(32、46)并且接触两行背侧沟槽桥结构164的侧壁。在一个实施方案中，背侧沟槽桥结构164的顶表面与接触层级介电层73的顶表面位于同一水平平面内。在一个实施方案中，所述存储器开口填充结构58中的每个存储器开口填充结构包括漏极区63，该漏极区接触竖直半导体沟道60中的相应竖直半导体沟道的顶端；并且漏极接触通孔结构88竖直延伸穿过所述接触层级介电层73中的相应接触层级介电层并且接触所述漏极区63中的相应漏极区的顶表面。142.在一个实施方案中，背侧沟槽桥结构164中的每个背侧沟槽桥结构包括平行于第一水平方向hd1的一对第一侧壁和垂直于第一水平方向hd2(并且平行于第二水平方向hd2)的一对第二侧壁。在一个实施方案中，背侧沟槽桥结构包括介电材料，诸如氧化硅(例如，无掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃)。143.在一个实施方案中，背侧沟槽填充结构(74、76、164)中的每个背侧沟槽填充结构包括背侧接触通孔结构76，所述背侧接触通孔结构包括至少一种导电材料并且在所述相应行背侧沟槽桥结构164下方连续延伸。在一个实施方案中，背侧接触通孔结构76包括脚轮，所述脚轮在位于同一背侧沟槽79中的所述背侧沟槽桥结构164之间从包括所述相应行背侧沟槽桥结构164的底表面的水平平面向上突出。在一个实施方案中，背侧沟槽通孔结构76的脚轮具有位于包括所述相应行背侧沟槽桥结构164的顶表面的水平平面内的顶表面，并且背侧沟槽通孔结构76不位于背侧沟槽桥结构164的顶表面上方或顶表面上。144.在一个实施方案中，导电层46不在背侧沟槽桥结构164下方直接延伸。这允许背侧沟槽79电分离位于相应层堆叠中的相邻存储器块。因此，相邻存储器块的字线可以被单独控制。145.在一个实施方案中，背侧沟槽填充结构(74、76、164)中的每个背侧沟槽填充结构包括绝缘间隔物74，所述绝缘间隔物74横向围绕所述背侧接触通孔结构76并且接触所述层堆叠中(32、46、70、73)中的相应的一对层堆叠(32、46、70、73)的侧壁。在一个实施方案中，衬底(9、10)包括半导体材料层10，所述半导体材料层具有嵌入所述半导体材料层10中的第一导电类型和源极区61的掺杂并且具有第二导电类型的掺杂；并且背侧接触通孔结构76接触源极区61中的相应源极区的顶表面。146.在一个实施方案中，交替堆叠(32、46)中的每个堆叠包括平台区，其中在交替堆叠(32、46)内除最顶部导电层46之外的每个导电层46比在交替堆叠(32、46)内的任何上覆导电层46横向延伸得更远；平台区包括交替堆叠(32、46)的阶梯式表面，这些阶梯式表面从交替堆叠(32、46)内的最底层持续地延伸到交替堆叠(32、46)内的最顶层；以及支撑柱结构20延伸穿过阶梯式表面并穿过上覆阶梯式表面的后向阶梯式介电材料部分65。147.在一个实施方案中，三维存储器设备包括三维nand存储器设备；所述导电层46包括所述三维nand存储器设备的相应字线或者所述导电层电连接到所述三维nand存储器设备的相应字线；并且每个竖直存储器元件堆叠包括在编程时在其中保持电荷的竖直电荷存储材料部分堆叠或在编程时在其中保持铁电极化的竖直铁电存储器元件堆叠。148.虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。









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