一种信号监测方法及电路与流程

电子通信装置的制造及其应用技术1.本发明涉及一种用于监测数据传输时信号的存在或者丢失的信号监测方法及电路。背景技术：2.通讯领域，在数据传输时需要确认信号的存在或者丢失，以实现时分传输模式的控制。传统的信号传输有无的确认方式是通过探测信号幅度的大小与相关阈值的比较而得到的。3.针对信号丢失的判定，现有技术采用幅度判决方式如图1所示，这是现有的信号速率判决电路的结构框架图。图中输入放大级，输出缓冲级组成高速信号放大器的信号通道部分。高速交流信号从输入端din，/din输入，经过放大后从输出端dout，/dout输出。模拟信号经过幅值判决电路signal level detector做幅值判决，由输出电路输出判决信号sd。4.通过幅值判决电路对信号丢失的判决时间比较长，为通信协议所允许的长连续码持续时间(正常的通信协议对传输数据的长连续码有一定的要求，即可以连续相同的高电平或者低电平极限；超过通信协议允许的持续时间长度的长连续码被认为是错误的输入信号)要求的十倍以上。过长的信号丢失判决时间对于信号传输的总时间消耗是一种不必要的浪费。5.导致上述缺点的原因：信号结束之后，其幅值的恢复时间由输入rc滤波电路低频带宽决定。低频带宽越小其信号丢失判断时间越长，其通信的物理消耗越大。6.如图2所示，其为对图1的inp和inn进行瞬态模拟仿真。当信号结束后，inp和inn需要很长的时间才能回复到中间电平。随着通信协议对长连续码的需求提高，其幅值恢复到中间电平的时间会更长。7.通信协议为了提高信号传输效率，往往会提高数据长连续码的容忍度。长连续码的容忍度的提高往往需要输入的rc低频带宽越小。因此现有技术在物理消耗和长连续码的容忍度的二个重要参数上出现严重分歧。技术实现要素：8.本发明提供了一种信号监测方法及电路，其克服了背景技术中所述的现有技术的不足，实现了数据传输时信号的存在与丢失的确认，解决了物理消耗和长连续码的容忍度之间的矛盾。9.本发明解决其技术问题所采用的技术方案是：10.一种信号监测方法，是在外部复位完成后，以通信协议所允许的长连续码持续时间作为时间间隔探测外部输入信号是否存在上升沿或下降沿。若探测到输入信号不存在上升沿或下降沿，说明无输入数据；若探测到输入信号存在上升沿或下降沿，说明存在输入数据，电路反馈产生新的复位信号，并再次以通信协议所允许的长连续码持续时间作为时间间隔探测外部输入信号是否存在上升沿或下降沿。11.一种信号监测电路，包括长连续码判决电路cid，该长连续码判决电路cid包括：12.锁存器dl1、锁存器dl2、或门or1、非门n1，该锁存器dl1的输入端连接高电平信号，控制端连接外部输入信号；锁存器dl2的输入端连接高电平信号，外部输入信号经非门n1后连接锁存器dl2的控制端，锁存器dl1和锁存器dl2的输出端经连接至或门or1产生信号data_exist；13.锁存器dl3，该锁存器dl3的输入端连接信号data_exist，控制端连接信号exist_detect，输出端产生信号data_/confirm/i；14.判决信号产生电路，用于根据内部复位信号rst输出周期为通信协议所允许的长连续码持续时间的一个周期的脉冲信号exist_detect；15.或门or2，其一输入端能与信号data_/confirm/i连接，另一输入端与外部复位信号reset连接，输出端产生内部复位信号rst；16.其中，锁存器dl1、锁存器dl2、锁存器dl3、锁存器dl4均为上升沿触发锁存器。17.一实施例之中：该长连续码判决电路cid还包括锁存器dl4,该锁存器dl4的输入端连接信号data_/confirm/i，控制端能连接信号exist_detect，输出端连接非门n2输出信号cid_los。18.一实施例之中：该长连续码判决电路cid还包括延时电路dly_2,连接在锁存器dl3的输出端与或门or2的其一输入端之间。19.一实施例之中：该长连续码判决电路cid还包括延时电路dly_1,连接在判决信号产生电路与锁存器dl4的控制端之间。20.一实施例之中：该判决信号产生电路包括延时电路dly_3、非门n3、非门n4和时间设置电路t1，该非门n3的输入端连接内部复位信号rst，该非门n3的输出端经连接延时电路dly_3后连接该时间设置电路t1的输入端in，该时间设置电路t1的输入端rst连接该内部复位信号rst，该时间设置电路t1的输出端out连接该非门n4的输入端，该非门n4的输出端产生信号exist_detect；21.该时间设置电路t1包括非门n5、非门n6、与门and1、一延时单元dly_u和一延时模块dly_b，该延时模块dly_b的输出端c2与该非门n5的输入端相连，该非门n5的输出端与该与门and1的其一输入端相连，该延时单元dly_u的输出端c1与该与门and1的其二输入端相连，该与门and1的输出端作为该时间设置电路t1的输出端out，该时间设置电路t1的输入端in与该延时模块dly_b的输入端a2和延时单元dly_u的输入端a1均相连，该时间设置电路t1的输入端rst经连接非门n6后与该延时模块dly_b的输入端b2和延时单元dly_u的输入端b1相连；22.该延时单元dly_u包括与门and2和延时电路delay，与门and2的输出端与延时电路delay的输入端相连，该与门and2的两输入端作为该延时单元dly_u的两输入端a1、b1，该延时电路的输出端作为该延时单元dly_u的输出端c1；23.该延时模块dly_b包括两延时单元dly_u，分别为延时单元dly_u1和延时单元dly_u2，该延时单元dly_u1的输出端c11与延时单元dly_u2的输入端a12相连，该延时单元dly_u2的输出端c12作为该延时模块dly_b的输出端c2，该延时模块dly_b具有两输入端，延时模块dly_b的输入端a2与该延时单元dly_u1的输入端a11相连，该延时模块dly_b的输入端b2与该延时单元dly_u1的输入端b11和延时单元dly_u2的输入端b12相连。24.一实施例之中：还包括用于判决输入信号幅值大小的幅值判决电路ampsd，该幅值判决电路ampsd的输入端连接外部输入信号和外部复位信号reset；外部输入信号的输入端与幅值判决电路ampsd的输入端之间设有rc滤波电路，该rc滤波电路包括隔直电容c1、c2和电阻r1、r2、r3、r4,该隔直电容c1、c2分别串接在外部输入信号的两输入端din、/din上，该电阻r1的两端分别连接隔直电容c1的一端和共模电平端口vref,该电阻r2的两端分别连接隔直电容c2的一端和共模电平端口vref,该电阻r3串接受控开关k后与该电阻r1并接，该电阻r4串接该受控开关k后与该电阻r2并接，该受控开关的控制端连接或门or3的输出端，该或门or3的两输入端分别连接外部复位信号reset和由信号cid_los上升沿触发产生的脉冲信号cid_rst。25.一实施例之中：该rc滤波电路与幅值判决电路ampsd的输入端之间连接有用于信号放大的第一运放电路amp1。26.一实施例之中：该第一运放电路amp1的输出端与该长连续码判决电路cid的信号输入端之间连接有用于信号放大的第二运放电路amp2。27.本技术方案与背景技术相比，它具有如下优点：28.1、本案通过长连续码判决电路cid对外部输入信号进行信号丢失判断，不改变原有信号传输结构，在不影响信号传输的质量的情况下有效降低信号丢失判决所需要消耗的时间。29.2、通过时间设置电路t1可对长连续码的持续时间根据通信协议做出设置，大于设置时间的长连续码表示外部输入信号数据中断、丢失，小等于该设置时间为通信协议允许出现的正常数据中长连续码，时间设置电路t1实现该设置时间的可控、可调节，满足不同通讯协议要求。30.3、包括延时电路dly_2,连接在锁存器dl3的输出端与或门or2的其一输入端之间。通过延时电路dly_2在反馈回路中控制内部复位信号rst的展宽，解决工艺偏差所产生的内部复位信号rst反馈失效问题。31.4、综合了幅值判决电路ampsd的幅值判据和长连续码判决电路cid的长连续码判据，实现对信号丢失与否的双重判定，同时通过由长连续码判决电路cid产生的脉冲信号cid_rst控制受控开关k以选择是否投入电阻r3和r4，隔值电容上的电荷可以快速泄放至共模电平端口，使数据输入端差分电平趋于为零，解决采用幅值判据时的物理消耗和长连续码的容忍度之间的矛盾。附图说明32.下面结合附图和实施例对本发明作进一步说明。33.图1为背景技术中所述的现有幅度判决电路的框图。34.图2为对图1的inp和inn进行瞬态模拟仿真的仿真图。35.图3为长连续码判决电路cid的电路图。36.图4为时间设置电路t1的电路结构图。37.图5为时间设置电路t1中延时单元dly_u的电路结构图。38.图6为时间设置电路t1中延时模块dly_b的电路结构图。39.图7为长连续码判决电路cid的工作时序图。40.图8为电路系统受到外部复位信号reset重置之后，有数据输入时的时序图。41.图9为电路系统受到外部复位信号reset重置之后，无数据输入时的时序图。42.图10为信号监测电路的框图。具体实施方式43.一种信号监测方法，是在外部复位完成后，以通信协议所允许的长连续码持续时间作为时间间隔探测外部输入信号是否存在上升沿或下降沿。若探测到输入信号不存在上升沿或下降沿，说明无输入数据；若探测到输入信号存在上升沿或下降沿，说明存在输入数据，电路反馈产生新的复位信号，并再次以通信协议所允许的长连续码持续时间作为时间间隔探测外部输入信号是否存在上升沿或下降沿。44.根据该信号监测方法，本案设计了一种信号监测电路，该信号监测电路包括长连续码判决电路cid，如图3所示，该长连续码判决电路cid包括：45.锁存器dl1、锁存器dl2、或门or1、非门n1，该锁存器dl1的输入端连接高电平信号，控制端连接外部输入信号；锁存器dl2的输入端连接高电平信号，外部输入信号经非门n1后连接锁存器dl2的控制端，锁存器dl1和锁存器dl2的输出端经连接至或门or1产生信号data_exist；通过锁存器dl1实现外部输入信号上升沿的判断，通过锁存器dl2、非门n1实现外部输入信号下降沿的判断。46.锁存器dl3，该锁存器dl3的输入端连接信号data_exist，控制端连接信号exist_detect，输出端产生信号data_/confirm/i；47.判决信号产生电路，用于根据内部复位信号rst输出周期为通信协议所允许的长连续码持续时间的一个周期的脉冲信号exist_detect；48.或门or2，其一输入端能与信号data_/confirm/i连接，另一输入端与外部复位信号reset连接，输出端产生内部复位信号rst；49.其中，锁存器dl1、锁存器dl2、锁存器dl3、锁存器dl4均为上升沿触发锁存器。50.该长连续码判决电路cid还包括锁存器dl4,该锁存器dl4的输入端连接信号data_/confirm/i，控制端能连接信号exist_detect，输出端连接非门n2输出信号cid_los。51.该长连续码判决电路cid还包括延时电路dly_2,连接在锁存器dl3的输出端与或门or2的其一输入端之间。还包括延时电路dly_1,连接在判决信号产生电路与锁存器dl4的控制端之间。延时电路dly_1，延时电路dly_2的设置能够克服器件工艺偏差带来的时序可能出错的问题。52.如图3，该判决信号产生电路包括延时电路dly_3、非门n3、非门n4和时间设置电路t1，该非门n3的输入端连接内部复位信号rst，该非门n3的输出端经连接延时电路dly_3后连接该时间设置电路t1的输入端in，该时间设置电路t1的输入端rst连接该内部复位信号rst，该时间设置电路t1的输出端out连接该非门n4的输入端，该非门n4的输出端产生信号exist_detect；53.如图4，该时间设置电路t1包括非门n5、非门n6、与门and1、一延时单元dly_u和一延时模块dly_b，该延时模块dly_b的输出端c2与该非门n5的输入端相连，该非门n5的输出端与该与门and1的其一输入端相连，该延时单元dly_u的输出端c1与该与门and1的其二输入端相连，该与门and1的输出端作为该时间设置电路t1的输出端out，该时间设置电路t1的输入端in与该延时模块dly_b的输入端a2和延时单元dly_u的输入端a1均相连，该时间设置电路t1的输入端rst经连接非门n6后与该延时模块dly_b的输入端b2和延时单元dly_u的输入端b1相连；54.如图5，该延时单元dly_u包括与门and2和延时电路delay，与门and2的输出端与延时电路delay的输入端相连，该与门and2的两输入端作为该延时单元dly_u的两输入端a1、b1，该延时电路的输出端作为该延时单元dly_u的输出端c1；55.如图6，该延时模块dly_b包括两延时单元dly_u，分别为延时单元dly_u1和延时单元dly_u2，该延时单元dly_u1的输出端c11与延时单元dly_u2的输入端a12相连，该延时单元dly_u2的输出端c12作为该延时模块dly_b的输出端c2，该延时模块dly_b具有两输入端，延时模块dly_b的输入端a2与该延时单元dly_u1的输入端a11相连，该延时模块dly_b的输入端b2与该延时单元dly_u1的输入端b11和延时单元dly_u2的输入端b12相连。56.图7为长连续码判决电路cid的工作时序图。系统输入外部复位信号reset对锁存器dl4进行重置,并输出信号cid_los为1(高电平逻辑，认为此时存在长连码)；同时外部复位信号reset与信号data_/confirm/i的延时信号一并通过或门or2产生内部复位信号rst。内部复位信号rst对锁存器dl1，dl2和dl3进行重置，并输出信号data_exiset为0(低电平逻辑)，信号exist_detect为1，信号data_/confirm/i为0。57.当电路系统受到外部复位信号reset重置过后，内部复位信号rst通过非门n2、延时电路dly_3，时间设置电路t1和非门n4之后输出信号exist_detect(是一个上升沿判决信号)。58.信号exist_detect对信号data_exiset进行上升沿采样并输出data_/confirm/i。信号exist_detect对信号data_exiset的采样间隔根据时间设置电路t1设定，通常，该间隔时间为通信协议规定的允许出现的长连续码的连续时间。59.信号exist_detect经过延时电路dly_1产生信号/confirm/i_det，使用信号/confirm/i_det对data_/confirm/i进行上升沿采样并反向输出信号cid_los。60.当电路系统受到外部复位信号reset重置过后，电路系统可能存在二种情况：61.一，电路系统受到外部复位信号reset重置之后，有数据输入，时序图如图8所示：62.当电路系统受到外部复位信号reset重置过后，如果输入信号产生过上升沿(或者下降沿)至锁存器dl1(或者锁存器dl2)，则信号data_exist由低电平上升为高电平。63.信号exist_detect对信号data_exiset进行上升沿采样并输出信号data_/confirm/i为高电平(由0(低)升至1(高))。64.信号/confirm/i_det对信号data_/confirm/i进行上升沿采样并反向输出信号cid_los，信号cid_los此时由高电平转为低电平(此时电路系统为正常工作，指示信号输入不存在过长的连续码，即不存在超过通过时间设置电路t1设置的通信协议所允许的长连续码持续时间)。65.同时，信号data_/confirm/i通过延时电路dly_2和或门or2，重新第二次输出内部复位信号rst对所有相关模块进行初始化重置。66.第二次内部复位信号rst的脉冲之后的工作与第一次内部复位信号rst的脉冲类似，唯一不同是第二次内部复位信号rst的脉冲之后信号cid_los保持低电平。67.如图8所示，第三次内部复位信号rst的脉冲重置之后，输入数据不再产生过上升沿(或者下降沿)至锁存器dl1(或者锁存器dl2)，则信号data_exist保持低电平(被第三次内部复位信号rst重置)。68.信号exist_detect对信号data_exiset进行上升沿采样并输出信号data_/confirm/i仍然为低。69.信号/confirm/i_det对信号data_/confirm/i进行上升沿采样并反向输出cid_los信号，cid_los信号此时由低电平转为高电平(此时电路系统认为输入信号存在过长的长连续码)。70.同时，信号data_/confirm/i通过延时电路dly_2和或门or2，不再重新输出内部复位信号rst对所有相关模块进行初始化重置。71.二，电路系统受到外部复位信号reset重置之后，无数据输入，时序图如图9所示：72.当电路系统到外部复位信号reset重置过后，如果数据不输入，则不产生上升沿(或者下降沿)至锁存器dl1(或者锁存器dl2)，则信号data_exist保持低电平。73.信号exist_detect对信号data_exiset进行上升沿采样并输出信号data_/confirm/i仍然为低(被第一次内部复位信号rst重置)。74.信号/confirm/i_det对信号data_/confirm/i进行上升沿采样并反向输出cid_los信号，cid_los信号此时保持高电平(此时系统认为信号输入存在过长的连续码)。75.同时，信号data_/confirm/i通过延时电路dly_2和或门or2，不再重新输出内部复位信号rst的脉冲信号来对所有相关模块进行初始化重置。76.上述的长连续码判决电路cid根据连续码判决方法识别出数据是否丢失，为了实现双重判决，本案还包括现有技术中用于判决输入信号幅值大小的幅值判决电路ampsd，如图10所示，该幅值判决电路ampsd的输入端连接外部输入信号和外部复位信号reset；外部输入信号的输入端与幅值判决电路ampsd的输入端之间设有rc滤波电路，该rc滤波电路包括隔直电容c1、c2和电阻r1、r2、r3、r4,该隔直电容c1、c2分别串接在外部输入信号的两输入端din、/din上，该电阻r1的两端分别连接隔直电容c1的一端和共模电平端口vref,该电阻r2的两端分别连接隔直电容c2的一端和共模电平端口vref,该电阻r3串接受控开关k后与该电阻r1并接，该电阻r4串接该受控开关k后与该电阻r2并接，该受控开关的控制端连接或门or3的输出端，该或门or3的两输入端分别连接外部复位信号reset和由信号cid_los上升沿触发产生的脉冲信号cid_rst。77.本实施例中，该rc滤波电路与幅值判决电路ampsd的输入端之间连接有用于信号放大的第一运放电路amp1。该第一运放电路amp1的输出端与该长连续码判决电路cid的信号输入端之间连接有用于信号放大的第二运放电路amp2。78.图10为本案所述信号监测电路的顶层框图，其包括传统方案的幅值判决电路ampsd(主要用于判决是否存在具有相应幅值的数据)和长连续码判决电路cid(主要用于判决信号是否丢失)。79.表1：信号监测电路的顶层框图工作逻辑[0080][0081][0082]其中，图10中r1和r2为高电阻(5-10kω)，可以满足通讯协议长连续码的正常工作要求(即单独使用时，可以提供超低的3db低频带宽)；r3和r4为低电阻(50ω)，其可保证在无数据输入阶段电路正负输入端快速获得共模电平(新的信号到来前，系统输入外部复位信号reset阶跃信号；而旧信号结束时，长连续码判决电路cid提供内部的cid_rst阶跃信号cid_rst。阶跃信号的高电平时间段受控开关闭合，正负输入端电荷通过低电阻快速泄放，从而达到差分信号二端电平相同)。[0083]表2：不同输入阻抗对应的通信情况[0084][0085][0086]以上所述，仅为本发明较佳实施例而已，故不能依此限定本发明实施的范围，即依本发明专利范围及说明书内容所作的等效变化与修饰，皆应仍属本发明涵盖的范围内。









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