三维存储结构及其制造方法、存储器、存储装置与流程

电气元件制品的制造及其应用技术1.本公开涉及半导体领域，更具体的，涉及一种三维存储结构及其制造方法、存储器、存储装置。背景技术：2.随着半导体技术的不断发展，人们不断追求半导体器件具有更小的尺寸以及更高的性能。3.三维存储结构相比于二维存储器能够以更小的体积实现更大的存储量。但半导体生产企业仍在追求更高存储密度的三维存储结构。在三维存储结构中，如果能够减小存储串之间的距离，则能够减小三维存储结构在水平方向上的尺寸。传统的三维存储结构在一个存储块中可设置例如九排沟道结构，这些沟道结构密布地排列以减小在水平方向上的尺寸层。然而在将这些沟道结构分隔为两组时，顶部选择栅隔离切口不得不破坏掉中间的一排沟道结构，这样就浪费了一排沟道结构，且这排沟道结构增大了其两侧的两组沟道结构之间的距离。本领域技术人员期望减小三维存储结构在水平方向上的尺寸。技术实现要素：4.本公开的实施方式可至少解决上述现有技术中的一个或多个技术问题、或用于解决现有技术中的其它一些技术问题。5.本公开的实施方式提供了一种制造三维存储结构的方法，该方法包括：在包括沟道结构的堆叠结构上依次形成底部介电层、金属硅化物层以及顶部介电层；形成贯穿所述顶部介电层、所述金属硅化物层以及所述底部介电层的辅助沟道结构，并使得所述辅助沟道结构与所述沟道结构电连接；以及形成贯穿所述顶部介电层和所述金属硅化物层的选择栅隔离结构。6.在一些实施方式中，形成所述金属硅化物层的步骤包括：在所述底部介电层上依次形成多晶硅层和金属层；对所述多晶硅层和部分所述金属层进行合金反应，使所述多晶硅层转化为所述金属硅化物层；以及去除残留的所述金属层。7.在一些实施方式中，方法还包括：对所述多晶硅层进行掺杂。8.在一些实施方式中，形成所述多晶硅层的步骤包括：通过原位掺杂使得所形成的多晶硅层是掺杂多晶硅层。9.在一些实施方式中，所述金属层的材料包括镍；以及通过控制所述合金反应的温度和所述金属层中镍的量，使所述金属硅化物层的材料包括：ni2si、ni31si12、nisi和nisi2中的至少一种。10.在一些实施方式中，在形成所述辅助沟道结构的步骤之前，所述方法还包括：形成辅助沟道孔，其中，所述辅助沟道孔贯穿所述顶部介电层、所述金属硅化物层以及所述底部介电层；以及其中，形成所述辅助沟道结构的步骤包括：在所述辅助沟道孔中形成辅助绝缘层，并自所述辅助沟道孔的底部暴露出所述沟道结构；在所述辅助绝缘层的内壁形成辅助沟道层，其中，所述辅助沟道层与所述沟道结构连接。11.在一些实施方式中，在形成所述选择栅隔离结构之前，所述方法还包括：形成贯穿所述顶部介电层和所述金属硅化物层的选择栅隔离槽；以及其中，形成所述选择栅隔离结构的步骤包括：在所述选择栅隔离槽中形成所述选择栅隔离结构。12.在一些实施方式中，在与所述堆叠结构的堆叠方向垂直的方向上，所述选择栅隔离槽具有波浪形态以避开相邻的所述辅助沟道结构。13.本公开的第二方面还提供一种制造三维存储结构的方法，该方法包括：在包括沟道结构的堆叠结构上依次形成底部介电层、多晶硅层以及顶部介电层；将所述多晶硅层转化为金属硅化物层；形成自所述顶部介电层贯穿至所述底部介电层的辅助沟道结构，并使得所述辅助沟道结构与所述沟道结构电连接；以及形成贯穿所述顶部介电层和所述金属硅化物层的选择栅隔离结构。14.在一些实施方式中，在形成所述顶部介电层的步骤之后、形成所述辅助沟道结构的步骤之前，所述方法还包括：形成贯穿所述顶部介电层和所述多晶硅层的辅助沟道孔；以及其中，所述将所述多晶硅层转化为金属硅化物层的步骤包括：在所述辅助沟道孔中和所述顶部介电层上形成金属填充结构；对所述多晶硅层和所述金属填充结构进行合金反应，以使所述多晶硅层转化为所述金属硅化物层并得到残留金属填充结构；以及去除所述残留金属填充结构。15.在一些实施方式中，在形成所述顶部介电层的步骤之后、形成所述选择栅隔离结构的步骤之前，所述方法还包括：形成贯穿所述顶部介电层和所述多晶硅层的选择栅隔离槽；以及其中，所述将所述多晶硅层转化为金属硅化物层的步骤包括：在所述选择栅隔离槽中和所述顶部介电层上形成金属填充结构；对所述多晶硅层和所述金属填充结构进行合金反应，以使所述多晶硅层转化为所述金属硅化物层并得到残留金属填充结构；以及去除所述残留金属填充结构。16.在一些实施方式中，循环进行所述形成金属填充结构、所述进行合金反应以及所述去除残留金属填充结构，以保证所述多晶硅层完全转化为所述金属硅化物层。17.在一些实施方式中，所述技术填充结构的材料包括镍；以及通过控制所述合金反应的温度和所述金属填充结构中镍的量，使所述金属硅化物层的材料包括：ni2si、ni31si12、nisi和nisi2中的至少一种。18.在一些实施方式中，方法还包括：对所述多晶硅层进行掺杂。19.在一些实施方式中，形成所述多晶硅层的步骤包括：通过原位掺杂使得所形成的多晶硅层是掺杂多晶硅层。20.在一些实施方式中，在形成所述辅助沟道结构的步骤之前，所述方法还包括：形成贯穿所述顶部介电层、所述金属硅化物层以及所述底部介电层辅助沟道孔；以及其中，形成所述辅助沟道结构的步骤包括：在所述辅助沟道孔中形成辅助绝缘层，并自所述辅助沟道孔的底部暴露出所述沟道结构；在所述辅助绝缘层的内壁形成辅助沟道层，其中，所述辅助沟道层与所述沟道结构连接。21.在一些实施方式中，在形成所述选择栅隔离结构之前，所述方法还包括：形成贯穿所述顶部介电层和所述金属硅化物层的选择栅隔离槽；以及其中，形成所述选择栅隔离结构的步骤包括：在所述选择栅隔离槽中形成所述选择栅隔离结构。22.在一些实施方式中，在与所述堆叠结构的堆叠方向垂直的方向上，所述选择栅隔离槽具有波浪形态以绕过相邻的所述辅助沟道结构。23.第三方面，本公开的实施方式提供了一种三维存储结构，该三维存储结构包括：堆叠结构，包括沟道结构；辅助叠层结构，包括在所述堆叠结构的堆叠方向上依次堆叠于所述堆叠结构之上的底部介电层、金属硅化物层以及顶部介电层；辅助沟道结构，贯穿所述辅助叠层结构并与所述沟道结构电连接；以及至少一个选择栅隔离结构，所述选择栅隔离结构贯穿所述顶部介电层和所述金属硅化物层。24.在一些实施方式中，所述选择栅隔离结构具有波浪形态以绕过相邻的所述辅助沟道结构。25.在一些实施方式中，所述金属硅化物层的材料包括：ni2si、ni31si12、nisi和nisi2中的至少一种。26.在一些实施方式中，所述金属硅化物层的材料包括金属硅化物和掺杂物。27.又一方面，本公开实施方式提供存储器，包括：前述的三维存储结构；和外围电路，与所述三维存储结构电连接。28.又一方面，本公开实施方式提供存储装置，包括：前述的三维存储器；和控制器，与所述三维存储结构电连接，并用于控制所述三维存储器。29.本公开的实施方式提供的三维存储结构，在沟道结构上方设置辅助沟道结构。通过对辅助沟道结构的控制可实现对沟道结构的控制。辅助沟道结构的层次结构比沟道结构的层次结构简单，辅助沟道结构的直径比沟道结构的直径小，从而使得选择栅隔离结构在辅助沟道结构之间有更宽松些的设计空间。选择栅隔离结构不再破坏沟道结构，使得一块堆叠结构中有更多的沟道结构发挥存储作用，提高了三维存储结构的存储密度。30.以金属硅化物层作为选择栅，可以更方便地控制选择栅的性能，而且制造工艺比较简洁。31.本公开的实施方式提供的制造三维存储结构的方法，工艺路线比较灵活，所形成的金属硅化物层的性能可控。在辅助沟道结构之间形成选择栅隔离结构的步骤中，由于辅助沟道结构的间距比较宽松，使得形成选择栅隔离结构的步骤更容易，减少了对沟道结构的破坏。附图说明32.通过阅读参照以下附图所作的对非限制性实施方式所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：33.图1是根据本公开实施方式的三维存储结构的示意性结构图；34.图1a是图1的a处的放大图；35.图2是图1的俯视图；36.图3是根据本公开实施方式的制造三维存储结构的方法的流程框图；37.图4至图12是根据本公开实施方式的工艺图；38.图13是根据本公开实施方式的制造三维存储结构的方法的流程框图；39.图14是根据本公开另一实施方式的制造三维存储结构的方法的流程框图；40.图15至图20是根据本公开另一实施方式的工艺图；41.图21是根据本公开又一实施方式的制造三维存储结构的方法的流程框图；42.图22至图31是根据本公开又一实施方式的工艺图；43.图32是根据本公开实施方式的存储器的示意图；44.图33是根据本公开实施方式的存储装置的示意图。具体实施方式45.为了更好地理解本公开，将参考附图对本公开的各个方面做出更详细的说明。应理解，这些详细说明只是对本公开的示例性实施方式的描述，而非以任何方式限制本公开的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。46.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。47.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，底部介电层的厚度与金属硅化物层的厚度并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。48.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本公开的实施方式时，使用“可”表示“本公开的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。49.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本公开所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本公开中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。50.需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本公开所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本公开。51.图1是根据本公开实施方式的三维存储结构示意性结构图。参考图1，本公开实施方式提供的三维存储结构可以包括：堆叠结构2、辅助叠层结构3、辅助沟道结构4和选择栅隔离结构5。52.示例性地，堆叠结构2设置于衬底1上。衬底1可包括堆叠的多层，衬底1的材料可包括单晶硅(si)、单晶锗(ge)、iii-v族化合物半导体材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。堆叠结构2包括交替堆叠形成叠层结构的绝缘层201和牺牲层202、以及至少一个贯穿叠层结构的沟道结构21。沟道结构21可延伸至衬底1中。如图1a所示，沟道结构21在对应牺牲层202的部分可包括由外至内依次设置的阻挡层211、电荷存储层212、隧穿层213、沟道层214和绝缘芯填充层215。进一步地，沟道结构21还包括位于其顶部并与沟道层214电连接的插塞216。插塞216的顶面可作为面积较大的导电面。沟道结构21对应于牺牲层202的部分可作为一个存储单元，一个沟道结构21在电路中用作一个存储串。53.辅助叠层结构3包括在堆叠结构2的堆叠方向(图1的竖向)上依次堆叠于堆叠结构2的底部介电层31、金属硅化物层32以及顶部介电层33。54.辅助沟道结构4贯穿辅助叠层结构3并与沟道结构21连接。具体地，辅助沟道结构4可与沟道结构21的插塞216连接，从而与沟道层214电连接。辅助沟道结构4在水平方向上可包括由外至内的辅助绝缘层410、辅助沟道层420和辅助填充芯430。辅助沟道结构4还包括位于其顶部并与辅助沟道层420电连接的辅助插塞440。55.金属硅化物层32可以作为顶部控制栅，辅助沟道结构4可控制对应的存储串的通断。具体而言，三维存储结构可以包括：与沟道结构21电连接的源极，以及与辅助沟道结构4电连接的位线。源极与位线之间的电信号需要流经沟道结构21的沟道层214和辅助沟道结构4的辅助沟道层420。金属硅化物层32可以作为顶部控制栅向辅助沟道层420传递电压，导致辅助沟道层420的载流子偏聚出适于导电的沟道，继而沟道层214与位线可以通电。若金属硅化物层32未传递来电压，辅助沟道层420的材料可保证沟道层214与位线之间断开电性连接。56.如图1和图2所示，选择栅隔离结构5在堆叠结构2的堆叠方向上贯穿顶部介电层33和金属硅化物层32。多个选择栅隔离结构5将金属硅化物层32划分为电隔离的多块，并将多个辅助沟道结构4(即多个存储串)划分为多组，这样的三维存储结构在使用时能够被寻址。示例性地，选择栅隔离结构5在平行于堆叠结构2的方向(图2的竖向)上延伸时具有波浪形态，以绕过相邻的辅助沟道结构4。这样的选择栅隔离结构5使得多个辅助沟道结构4(沟道结构21)的设置更加紧密，提升了三维存储结构的存储密度。57.示例性地，衬底1可包括外围电路(未示出)；或者通过后续工艺改造衬底1；或者在辅助叠层结构3上设置互连层及垂直互连通道，垂直互连通道上侧通过例如键合的方式电连接外围电路晶圆(未示出)，以进一步形成最终的产品。58.通过设置并列的多个选择栅隔离结构5，减少了需要贯穿堆叠结构2的栅线隔离结构，使得两组沟道结构21之间的距离可以更近，有助于提高三维存储结构的存储密度。因此，本技术提供的三维存储结构可以具有较高的存储密度。59.在示例性地实施方式中，金属硅化物层32的材料包括：ni2si、ni31si12、nisi和nisi2中的至少一种。金属硅化物层32的电阻率较小，以其作为控制栅的三维存储结构的rc延迟较小。通过控制金属硅化物层32的材料，可以调节其功函数，以适应不同的需求。示例性地，金属硅化物层32的材料包括金属硅化物和掺杂物。60.以下再结合附图3至图31详述本公开提供的三个用于制造三维存储结构的方法实施方式。61.如图3所示，在示例性实施方式中，制造三维存储结构的方法1000包括如下步骤：62.步骤s101，在包括沟道结构21的堆叠结构2上依次形成底部介电层31、金属硅化物层32以及顶部介电层33。(图5)63.步骤s102，形成贯穿顶部介电层33、金属硅化物层32以及底部介电层31的辅助沟道结构4，并使得辅助沟道结构4与沟道结构21电连接。(图12)64.步骤s103，形成贯穿顶部介电层33和金属硅化物层32的选择栅隔离结构5。在示例性实施方式中，选择栅隔离结构5将金属硅化物层32划分为至少两部分，并将多个辅助沟道结构4划分为至少两组。(图2)65.在步骤s101前，本实施方式提供的方法1000还可包括：在衬底1上形成堆叠结构2的步骤。如图4所示，在衬底1上设置有交替堆叠的绝缘层201和牺牲层202。沟道结构21贯穿这些绝缘层201和牺牲层202。66.示例性地，参见图4至图7，步骤s101包括如下子步骤：形成底部介电层31；在底部介电层31上依次形成多晶硅层320和金属层34；然后对多晶硅层320和金属层34进行合金反应，以使多晶硅层320转化为金属硅化物层32。具体地，多晶硅层320可以和部分金属层34进行合金反应，例如金属层34中与多晶硅层320贴合的部分，并可得到残留的金属层341。合金反应之后可去除残留的金属层341。67.如图4和图5所示，底部介电层31覆盖堆叠结构2，其中将沟道结构21的顶面覆盖。多晶硅层320形成在底部介电层31上。多晶硅层320的材料包括多晶硅，使得多晶硅层320具有导电性能，然后可通过掺杂杂质来灵活地调节其功函数。此外，在形成多晶硅层320时还可以控制其物相。金属层34设置于多晶硅层320上，金属层34的材料可包括例如镍、钛、钨、钴等金属。68.示例性地，形成多晶硅层320的步骤包括原位掺杂的工艺，使得所形成的多晶硅层是掺杂多晶硅层。示例性地，在形成多晶硅层320之后利用如离子注入的工艺对其进行掺杂。69.如图6所示，多晶硅层320在合金反应之后转变为金属多晶硅层32。金属层34中金属原子的量可以较大，继而在一些原子进入多晶硅层320中之后，还剩余有残留的金属层341。然后可去除残留的金属层341，得到如图7所示的结构。本实施方式中多晶硅层320是一个完整的层，因而所形成的金属多晶硅层32的物相均匀且性能稳定。70.示例性地，本实施方式提供的方法可在形成金属多晶硅层32的步骤之后对金属多晶硅层32进行掺杂。71.在示例性实施方式中，金属层34的材料包括镍。在本实施方式中，通过控制合金反应的温度和金属层34中镍的量，使金属硅化物层32的材料包括：ni2si、ni31si12、nisi和nisi2中的至少一种。这样可以根据实际需求而灵活地调节金属硅化物层32的功函数。72.如图8所示，金属硅化物层32上设置有顶部介电层33。73.在形成了顶部介电层33之后，可形成贯穿顶部介电层33、金属硅化物层32以及底部介电层31的辅助沟道孔40，如图9所示。辅助沟道孔40与沟道结构21一一对应，并暴露出沟道结构21。74.步骤s102中，可先在辅助沟道孔40中形成辅助绝缘层410，并自辅助沟道孔40的底部暴露出沟道结构21。如图10所示，辅助绝缘层410的底层411覆盖沟道结构21。可利用各向异性刻蚀的方式去除底层411，得到如图11所示的结构。75.之后在辅助绝缘层410的内壁形成辅助沟道层(未标注)。辅助沟道层与沟道结构21连接。还可在辅助沟道层内填充辅助填充芯并在辅助沟道层上设置辅助插塞。如图12所示，辅助沟道结构4贯穿辅助叠层结构3并与沟道结构21连接。76.本实施方式的方法还包括：形成贯穿顶部介电层33和金属硅化物层32的选择栅隔离槽50。可以理解地，在与堆叠结构2的堆叠方向垂直的方向上，选择栅隔离槽50可具有波浪形态以避开相邻的辅助沟道结构4。之后可在选择栅隔离槽50中形成选择栅隔离结构5，得到如图2所示的三维存储结构。77.示例性地，后续可在堆叠结构2形成台阶结构，将牺牲层202替换为栅极层，形成栅线隔离结构，以及在台阶结构上形成导电通道(未示出)。78.如图13所示，示例性实施方式的制造三维存储结构的方法2000包括如下步骤：79.步骤s201，在包括沟道结构21的堆叠结构2上依次形成底部介电层31、多晶硅层320以及顶部介电层33。先参考图15，衬底1上设置有堆叠结构2，堆叠结构2上设置有辅助叠层结构3。本实施方式的衬底1及堆叠结构2与实施方式1的相似。80.步骤s202，将多晶硅层320转化为金属硅化物层32。(图18)81.步骤s203，形成贯穿顶部介电层33、金属硅化物层32以及底部介电层31的辅助沟道结构4，并使得辅助沟道结构4与沟道结构21电连接。(图12)82.步骤s204，形成贯穿顶部介电层33和金属硅化物层32的选择栅隔离结构5。选择栅隔离结构5将金属硅化物层32划分为至少两部分，并将多个辅助沟道结构4划分为至少两组。(图1)83.如图14所示，在将多晶硅层320转化为金属硅化物层32前可先进行步骤s2031：形成贯穿顶部介电层33和多晶硅层320的辅助沟道孔400。如图16所示，辅助沟道孔400可以将多晶硅层320暴露出来。84.之后，将多晶硅层320转化为金属硅化物层32的步骤可以包括步骤s2021～s2023。85.在示例性实施方式中，可以在辅助沟道孔400中和顶部介电层33上形成金属填充结构35，以得到如图17所示的结构。金属填充结构35通过辅助沟道孔400而接触到多晶硅层320。金属填充结构35的材料可参考前述实施方式的金属层34。86.然后，可以对多晶硅层320和金属填充结构35进行合金反应，以使多晶硅层320转化为金属硅化物层32并得到残留金属填充结构351。如图17和图18所示，之前的金属填充结构35中与多晶硅层320接触的部分进入多晶硅层320，未接触多晶硅层320的部分可未参与合金反应。需说明的是，金属填充结构35向顶部介电层33渗透的能力远低于向多晶硅层320渗透的能力。在合金反应后得到残留金属填充结构351。87.之后去除残留金属填充结构351，得到如图19所示的结构。本实施方式的形成金属硅化物的步骤与形成辅助沟道结构的步骤兼容。通过辅助沟道孔形成金属硅化物层，该实施方式反应速度快、工艺耗时短，能够一次性形成金属硅化物层，工艺比较简单。88.示例性地，在步骤s203之前，还可以使辅助沟道孔400延伸穿透底部介电层31以暴露沟道结构21，如图20所示。并且在延伸后的辅助沟道孔40中形成辅助沟道结构4。本实施方式的步骤s203和步骤s204可参考前述实施方式的步骤s102和步骤s103(图9至图12、图1)。89.如图21所示，示例性实施方式的制造三维存储结构的方法3000包括如下步骤：90.步骤s301，在包括沟道结构21的堆叠结构2上依次形成底部介电层31、多晶硅层320以及顶部介电层33。示例性地，可对多晶硅层320进行掺杂。该掺杂的步骤可在形成顶部介电层33之前进行。示例性地，通过原位掺杂使得所形成的多晶硅层320是掺杂多晶硅层。本实施方式的衬底1及堆叠结构2可与实施方式1的相似。91.步骤s302，形成贯穿顶部介电层33、多晶硅层320以及底部介电层31的辅助沟道结构4，并使得辅助沟道结构4与沟道结构21电连接。92.步骤s303，将多晶硅层320转化为金属硅化物层32。93.步骤s304，形成贯穿顶部介电层33和金属硅化物层32的选择栅隔离结构5。选择栅隔离结构5将金属硅化物层32划分为至少两部分，并将多个辅助沟道结构4划分为至少两组。94.在本实施方式中，形成辅助沟道结构4的步骤包括形成辅助沟道孔40。如图22所示，辅助沟道孔40贯穿顶部介电层33、多晶硅层320以及底部介电层31，并暴露出堆叠结构2中的沟道结构21。95.然后在辅助沟道孔40中形成辅助绝缘层410，并如图23所示，辅助绝缘层410的底层411覆盖沟道结构21。可利用各向异性刻蚀的方式去除底层411，以自辅助沟道孔40的底部暴露出沟道结构21。96.之后在辅助绝缘层410的内壁形成与沟道结构21连接的辅助沟道层。还可在辅助沟道层内填充辅助填充芯并在辅助沟道层上设置辅助插塞。如图24所示，辅助沟道结构4贯穿辅助叠层结构3并与沟道结构21连接。97.在步骤s303之前还形成贯穿顶部介电层33和多晶硅层320的选择栅隔离槽50。如图25所示，多晶硅层320通过选择栅隔离槽50而暴露出来。将多晶硅层320转化为金属硅化物层32的步骤可包括：在选择栅隔离槽50中和顶部介电层33上形成金属填充结构36，然后对多晶硅层320和金属填充结构36进行合金反应，以使多晶硅层320转化为金属硅化物层32并可得到残留金属填充结构361，之后去除残留金属填充结构361。98.如图26所示，金属填充结构36通过选择栅隔离槽50接触到多晶硅层320。99.如图27所示，在合金反应后，之前的金属填充结构36中与多晶硅层320接触的部分进入多晶硅层320，未接触多晶硅层320的部分可未参与合金反应。需说明的是，金属填充结构36向顶部介电层33渗透的能力远低于向多晶硅层320渗透的能力。在合金反应后得到残留金属填充结构361和残留空隙360。100.之后去除残留金属填充结构361，得到如图28所示的结构。如图28所示，由于选择栅隔离槽50侧容积交小，即残留空隙360中原本的金属原子都消耗完成后，多晶硅层320仅有一部分发生了合金反应，形成了混合多晶硅层321。101.因此可循环进行形成金属填充结构36a、进行合金反应以及去除残留金属填充结构361a的步骤，以保证多晶硅层320完全转化为金属硅化物层32。102.如图28和图29所示，混合多晶硅层321中靠近选择栅隔离槽50的部分的材料包括金属硅化物，而混合多晶硅层321远离选择栅隔离槽50的部分的材料仍是多晶硅或掺杂多晶硅。新形成的金属填充结构36a与混合多晶硅层321接触。103.如图30所示，再次进行合金反应之后，混合多晶硅层321的材料完全转变，形成了金属硅化物层32。残留金属填充结构361a可在后续步骤去除，得到如图31所示的结构。图31中，至少一个选择栅隔离槽50将辅助叠层结构3的顶部介电层33和金属硅化物层32划分为至少两部分。104.然后可进行步骤s304，本技术的步骤s304可参考前述实施方式的步骤s103(图12、图1)。105.本实施方式的形成金属硅化物层的步骤可与形成选择栅隔离结构的步骤兼容，且辅助沟道结构的尺寸和形态好。106.如图32所示，本公开实施方式提供的一种存储器，可包括前述的三维存储结构61和外围电路62。外围电路62与三维存储结构61电连接，以助于三维存储结构61实现在电路中的功能。外围电路62可与三维存储结构61堆叠设置或并列设置，二者之间可以键合或者利用其他方式电连接。外围电路62可例如包括：页缓冲器/感测放大器、列解码器/位线(bl)驱动器、行解码器/字线(wl)驱动器、电压发生器、控制逻辑单元、寄存器、接口和数据总线。107.如图33所示，本公开还提供一种存储装置7，包括至少一个存储71、控制器72和连接73。连接器73用于将该存储装置7与外部设备耦合。108.示例性地，控制器72和至少一个存储器71可以被集成到存储卡中。存储卡可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、紧凑闪存(cf)卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro、emmc)、sd卡(sd、minisd、microsd、sdhc)、通用闪存存储卡(ufs)等。示例性地，控制器72和至少一个存储器71可以被集成到固态驱动(ssd)中。109.以上描述仅为本公开的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。









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